FPGA中边沿提取的verilog代…

 always@(negedge clk, negedge rst)
 begin  
  if (rst == 1'B0)
      din_1 <= 1'B1;
  else if(clk == 1'B0)
        begin
           i_posedge <= (~din_1) & en;
           din_1 <= en;
       end
 end

当en来个上升沿时，i_posedge会维持一个clk的高电平，此方法常用来作为模块之间使能信号的判别，和异步时钟域之间的同步。

另外在判别串口接收时，什么时间开始，什么时间结束，即判别起始位和结束位时可以用到边沿提取如下：

 bit_1 <= rx;

 start <= bit_1 & (~rx);     //下降沿

 stop <= (~bit_1) & rx;      //上升沿