FPGA中边沿提取的verilog代…

2024-02-14 03:58

文章标签 提取 fpga verilog 边沿

本文主要是介绍FPGA中边沿提取的verilog代…，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

原文地址：FPGA中边沿提取的verilog代码 作者：SUN_403

always@(negedge clk, negedge rst)
begin
  if (rst == 1'B0)
      din_1 <= 1'B1;
  else if(clk == 1'B0)
        begin
           i_posedge <= (~din_1) & en;
          din_1 <= en;
      end
end

当en来个上升沿时，i_posedge会维持一个clk的高电平，此方法常用来作为模块之间使能信号的判别，和异步时钟域之间的同步。

另外在判别串口接收时，什么时间开始，什么时间结束，即判别起始位和结束位时可以用到边沿提取如下：

bit_1 <= rx;

start <= bit_1 & (~rx); //下降沿

stop <= (~bit_1) & rx; //上升沿

这篇关于FPGA中边沿提取的verilog代…的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！

http://www.chinasem.cn/article/707442。 23002807@qq.com

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