本文主要是介绍在高速信号下带状线耦合阻抗的影响（干货），希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
前文：今晚忙碌了一天，终于有时间去学习，偶然看到了差分走线相对于单端走线的优点。（原文链接：
https://blog.csdn.net/qq_39350681/article/details/88018194）我一开始是觉得很有道理的。但是今天想了想，差模阻抗随着耦合程度的不同发生变化。那变化究竟是怎么样的呢，是变大还是变小，变化程度又是多少。
其实差模阻抗的表述也是错误的，在信号完整性与电源完整性分析（第三版）中写道，只有差分阻抗和奇模阻抗、共模阻抗和偶模阻抗，不存在其他表述。
好了，回归正题。先说一下基本的知识，在耦合状态下，信号线1可分为自身的电容C11和互容C12，耦合得越近，信号线1和返回路径之间的边缘场被临近的信号线阻断了，C11减小，C12增大，但是负载电容CL没有较大变化。自感会略微减小，互感会增加。但是即使间距再小，最大的相对耦合度C12/CL也不会超过15%。
接下来重点来了，差分线可以分为三种情况：
1. 当信号线2被固定在0电位，则信号线1的单端特性阻抗基本维持不变
2. 当信号线1从0V上升到1V时，而信号线2从0V下降到-1V时，随着间距的减小，单端特性阻抗会减小。如图：
3. 当线1、2从0V上升到1V时，随着间距的减小，单端特性阻抗会增加。如图：
这篇关于在高速信号下带状线耦合阻抗的影响（干货）的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
