本文主要是介绍Cadence Allegro原理图绘制：如何让错位的连接线准确接上管脚，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
在Cadence绘制原理图时可能会遇到连接线无法画上或者线错位无法调整的问题（如图1所示），导线不能准确连在接头上，而是游离在外部，出现这个问题的原因就是grid的设置问题。在我出现这个问题时，首先尝试了将网格的密度调高，从0.1调为0.01（图2“Design Template"），但发现并不起作用。
图1
图2
于是乎就想到了是否有网格辅助这个功能的开关，现在我不需要它对我强制辅助。果不其然。这个功能在Options里的“Preferences”偏好选项中，如图3所示。
图3
这个“Pointer snap to grid”就是我说的那个形象的开关了。当然如果没有影响到你的操作，这个选项还是打开为好，能够帮助我们轻松地对齐，但遇到了像我这样的情况，轻轻一点，问题解决。
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