【EDA verilog 基础语法】

2024-03-29 10:52
文章标签 基础 语法 verilog eda

本文主要是介绍【EDA verilog 基础语法】,希望对大家解决编程问题提供一定的参考价值,需要的开发者们随着小编来一起学习吧!

文章目录

  • 前言
  • 一、逻辑值
  • 二、数字进制格式
  • 三、标识符
  • 四、数据类型
    • 1.寄存器类型:
    • 2.线网类型:
    • 3. 参数类型:
  • 五、运算符
    • 1.算术运算符
    • 2.逻辑运算符
    • 3.条件运算符
    • 4.位运算符:
    • 5.移位运算符
    • 6.拼接运算符:
    • 7.运算符的优先级:
  • 总结


前言

提示:这里可以添加本文要记录的大概内容:

课程需要:


提示:以下是本篇文章正文内容,下面案例可供参考

一、逻辑值

逻辑 0:表示低电平,也就对应我们电路 GND;
逻辑 1:表示高电平,也就是对应我们电路的 VCC;
逻辑 X:表示未知,有可能是高电平,也有可能是低电平;
逻辑 Z:表示高阻态,外部没有激励信号,是一个悬空状态。

在这里插入图片描述

二、数字进制格式

Verilog数字进制格式包括二进制、八进制、十进制和十六进制。
一般常用的为二进制、十进制和十六进制。

二进制表示如下:4’b0101 表示4位二进制数字0101
十进制表示如下:4’d2 表示4位十进制数字2(二进制0010)
十六进制表示如下:4’ha 表示4位十六进制数字a(二进制1010)

16’b1001_1010_1010_1001 = 16’h9AA9

三、标识符

标识符( identifier)用于定义模块名、端口名、信号名等。
标识符可以是任意一组字母、数字、$符号和_(下划线)符号的组合;
但标识符的第一个字符必须是字母或者下划线;
标识符是区分大小写的;

不建议大小写混合使用;
普通内部信号建议全部小写;
信号命名最好体现信号的含义,简洁、清晰、易懂;

以下是一些推荐的写法:
1、用有意义的有效的名字如 sum 、cpu_addr等。
2、用下划线区分词,如cpu_addr。
3、采用一些前缀或后缀,比如时钟采用clk前缀:clk_50,clk_cpu;

四、数据类型

在 Verilog 语言中,主要有三大类数据类型:
寄存器数据类型、线网数据类型和参数数据类型。

从名称中,我们可以看出,真正在数字电路中起作用的数据类型应该是 寄存器数据类型和线网数据类型。

1.寄存器类型:

  寄存器表示一个抽象的数据存储单元,通过赋值语句可以改变寄存器储存的值寄存器数据类型的关键字是 reg,reg 类型数据的默认初始值为不定值x

reg类型的数据只能在 always 语句和 initial 语句中被赋值。

  如果该过程语句描述的是时序逻辑,即always语句带有时钟信号,则该寄存器变量对应为触发器;如果该过程语句描述的是组合逻辑,即always语句不带有时钟信号,则该寄存器变量对应为硬件连线;
reg key;   //1位
reg [11:0]count;  //12位

2.线网类型:

线网数据类型表示结构实体(例如门)之间的物理连线。
线网类型的变量不能储存值,它的值是由驱动它的元件所决定的。
驱动线网类型变量的元件有门、连续赋值语句、assign等。
如果没有驱动元件连接到线网类型的变量上,则该变量就是高阻的,即其值为z。

线网数据类型包括 wire 型和 tri 型,其中最常用的就是 wire 类型。

wire key;   //1位
wire  [11:0]count;  //12位

3. 参数类型:

数其实就是一个常量,在 Verilog HDL 中用 parameter 定义常量。
我们可以一次定义多个参数,参数与参数之间需要用逗号隔开。
每个参数定义的右边必须是一个常数表达式。

参数型数据常用于定义状态机的状态、数据位宽和延迟大小等。
采用标识符来代表一个常量可以提高程序的可读性和可维护性。
在模块调用时,可通过参数传递来改变被调用模块中已定义的参数。

parameter h_sync =11'd 20

五、运算符

Verilog中的操作符按照功能可以分为下述类型:
1、算术运算符
2、关系运算符
3、逻辑运算符
4、条件运算符
5、位运算符
6、移位运算符
7、拼接运算符

1.算术运算符

在这里插入图片描述

2.逻辑运算符

在这里插入图片描述

3.条件运算符

在这里插入图片描述
result = (a >= b) ? a : b;

4.位运算符:

在这里插入图片描述

5.移位运算符

在这里插入图片描述两种移位运算都用0来填补移出的空位。
左移时,位宽增加;右移时,位宽不变。
4’b1001 << 2 = 6’b100100;
4’b1001 >> 1 = 4’b0100;

6.拼接运算符:

在这里插入图片描述
c = { a, b[3:0] };

7.运算符的优先级:

在这里插入图片描述

总结

EDA verilog 基础语法,为后面工程打下了基础。

这篇关于【EDA verilog 基础语法】的文章就介绍到这儿,希望我们推荐的文章对编程师们有所帮助!



http://www.chinasem.cn/article/858410

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