基于FPGA的UDP协议栈设计第七章_RGMII模块设计

2024-03-25 09:52
文章标签 模块 设计 协议 udp fpga 第七章 rgmii

本文主要是介绍基于FPGA的UDP协议栈设计第七章_RGMII模块设计，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

文章目录

  • 前言：
  • 一、GMII和RGMII简介
    • 1.1、接收数据过程
    • 1.2、发送数据过程
  • 二、IDDR、ODDR、IDEALY2和ODELAY2
  • 三、BUFG和BUFIO
  • 四、FPGA代码设计

前言：

该部分内容主要需要掌握各种IO和时钟相关的原语使用

一、GMII和RGMII简介

以太网的通信离不开PHY芯片，PHY芯片实现实现了RGMII接口到网口（RJ45）的转换，RGMII接口就是PHY芯片和FPGA之间的接口。
GMII：GMII（Gigabit Media Independant Interface），千兆MII接口。GMII采用8位接口数据，工作时钟125MHz，因此传输速率可达1000Mbps。同时兼容MII所规定的10/100 Mbps工作方式。GMII接口数据结构符合IEEE以太网标准，该接口定义见IEEE 802.3-2000。信号定义如下：
在这里插入图片描述

RGMII：RGMII(Reduced Gigabit Media Independant Interface),精简GMII接口。相对于GMII相比，RGMII具有如下特征：
发送/接收数据线由8条改为4条
TX_ER和TX_EN复用，通过TX_CTL传送
RX_ER与RX_DV复用，通过RX_CTL传送
1 Gbit/s速率下，时钟频率为125MHz
100 Mbit/s速率下，时钟频率为25MHz
10 Mbit/s速率下，时钟频率为2.5MHz
信号定义如下：
在这里插入图片描述
其中 ETH_RXC、 ETH_RXCTL 和 ETH_RXD 为 MAC 接收侧引脚； ETH_TXC、 ETH_TXCTL 和
ETH_TXD 为 MAC 发送侧引脚； ETH_MDC 和 ETH_MDIO 为 MDIO 接口引脚，用于配置 PHY 芯片内部寄存器； ETH_RST_N 为 PHY 芯片硬件复位信号。由于 PHY 芯片的内部寄存器在默认配置下也可以正常工作，因此本次实验没有对 MDIO 接口进行读写操作，只用到了以太网的 RGMII 接口信号和复位信号。RGMII 使用 4bit 数据接口，在 1000Mbps 通信速率下， ETH_TXC 和 ETH_RXC 的时钟频率为125Mhz，采用上下沿 DDR（ Double Data Rate）的方式在一个时钟周期内传输 8 位数据信号，即上升沿发送/接收低 4 位数据，下降沿发送/接收高 4 位数据。 ETH_TXCTL 和 ETH_RXCTL 控制信号同样采用 DDR的方式在一个时钟周期内传输两位控制信号，即上升沿发送/接收数据使能（ TX_EN/RX_ DV）信号，下降沿发送/接收使能信号与错误信号的异或值（ TX_ERR xor TX_EN、 RX_ERR xor RX_DV）。当 RX_DV 为高电平（表示数据有效）， RX_ERR 为低电平（表示数据无错误），则异或的结果值为高电平，因此只有当ETH_RXCTL 和 ETH_TXCTL 信号的上下沿同时为高电平时，发送和接收的数据有效且正确。
以下内容参考正点原子达芬奇开发板资料

1.1、接收数据过程

在这里插入图片描述
由上图可知， RXC 的上下边沿与 RXD 和 RX_CTL 信号对齐，相位相同。
在这里插入图片描述
由上图可知， RXC 的上下边沿与 RXD 和 RX_CTL 信号的中间位置对齐， RXC 的时钟周期为 8ns，单个高电平或者低电平为 4ns， RXC 相对于 RXD 和 RX_CTL 延时约 2ns。YT8531（达芬奇开发板PHY芯片） RGMII 接收端口的信号对齐模式由硬件上的引脚外接上下拉电阻进行配置，如图 53.1.11 所示。从下图中可以看出， RXC 时钟相对于 RXD 信号，在 1000M 的速率下会增加约 2ns 的延时。我们知道在开发板硬件原理图中 YT8531 的管脚 RXD0_RXDLY 和 RXD1_TXDLY 接的是上拉电阻，因此 RXC 和RXD 之间以及 TXC 和 TXD 之间在千兆网下都会有 2ns 的延时， RGMII 接收端口的时序图如图 53.1.10 所示。
注：一般来说开发板默认配置的PHY应该都是带延时的 ，像达芬奇这种直接就焊电路板就把配置定好了，但有的板卡要自己修改寄存器数值。
在这里插入图片描述

1.2、发送数据过程

在这里插入图片描述
RGMII 发送端口正常模式下，需要满足 TXC 的上下边沿与 TXD 和 TX_CTL 信号对齐，相位相同。 YT8531 在硬件上面也做 TX 端的 delay 模式，可根据实际情况，选择是否在代码中进行延时
（因为一般对端设备的接收端会有延时处理的功能，因此发送端也可以不延时），延时后的时序图如下所示：
在这里插入图片描述
由 RGMII 的接口时序可知， RGMII 发送端口在 TXC 时钟的上升沿传输 TXD 的低 4 位和 TX_CTL 的
使能信号；下降沿传输 TXD 的高 4 位和 TX_CTL 的错误信号（实际上是使能信号和错误信号的异或值）；RGMII 接收端口在 RXC 时钟的上升沿传输 RXD 的低 4 位和 RX_CTL 的使能信号；下降沿传输 RXD 的高4 位和 RX_CTL 的错误信号（实际上是使能信号和错误信号的异或值）。

二、IDDR、ODDR、IDEALY2和ODELAY2

该部分内容详见上一篇内容：IDDR、ODDR、IDEALY2和ODELAY2详解

三、BUFG和BUFIO

BUFIO ：IO时钟网络，它只能驱动IO Block里面的逻辑，不能驱动CLB里面的LUT，REG等逻辑。
BUFR ：是regional时钟网络，它的驱动范围只能局限在一个clock region的逻辑，但是它可以同时驱动IO和内部逻辑。
BUFG ：是全局时钟网络，它可以驱动所有的IO和逻辑，并且可以被Transceiver所驱动。
BUFR相比BUFG的最大优势是skew和功耗都比较小，在源同步的设计中，这一点也是很关键的。

四、FPGA代码设计

有了以上知识，该模块设计就简单多了
至于如何适用百兆以太网，只需要在使用ODDR时在一个时钟周期内上升沿和下降沿都传输相同数据即可
设计代码为本人参考FPGA奇哥系列网课自行编写

module RGMII_Tri(/*--------rgmii port--------*/input           i_rxc           ,input  [3 :0]   i_rxd           ,input           i_rx_ctl        ,output          o_txc           ,output [3 :0]   o_txd           ,output          o_tx_ctl        ,/*--------data port--------*/input           idelay_clk      ,input  dly_clk,output          o_rxc           ,input   [7 :0]  i_send_data     ,input           i_send_valid    ,output  [7 :0]  o_rec_data      ,output          o_rec_valid     ,output          o_rec_end       ,output  [1:0]   o_speed         ,output          o_link          
);
//parameter define
parameter IDELAY_VALUE = 0;reg  [7 :0]         ri_send_data =0 ;
reg                 ri_send_valid=0 ;
reg  [7 :0]         ro_rec_data = 0 ; 
reg                 ro_rec_valid= 0 ; 
reg                 ro_rec_end  = 0 ; 
reg                 r_cnt_10_100= 0 ; 
reg                 r_tx_cnt_10_100 = 0 ;
reg  [1 :0]         ro_speed=0      ;
reg                 ro_link =0      ;
reg  [1 :0]         r_rec_valid=0   ;wire                w_rxc_bufr      ;
wire                w_rxc_bufio     ;
wire                w_rxc_idelay    ;
wire [3 :0]         w_rxd_ibuf      ;
wire                w_rx_ctl_ibuf   ;
wire [7 :0]         w_rec_data      ;
wire [1 :0]         w_rec_valid     ;
wire [3 :0]         w_send_d1       ;
wire [3 :0]         w_send_d2       ;
wire                w_send_valid    ;
wire                i_speed1000     ;
wire                w_txc           ;  
wire                w_txc_90        ;
wire w_rxc_bufr_dly;wire [3:0] w_rxd_idly;
wire w_rx_ctl_idly;assign w_txc    = ~w_rxc_bufr;
assign o_rxc    = w_rxc_bufr;
assign o_speed  = ro_speed   ;
assign o_link   = ro_link    ;
assign i_speed1000 = 1;
assign o_rec_data  = ro_rec_data ;
assign o_rec_valid = ro_rec_valid;
assign o_rec_end   = ro_rec_end  ;OBUF #(.DRIVE           (12             ),   // Specify the output drive strength.IOSTANDARD      ("DEFAULT"      ), // Specify the output I/O standard.SLEW            ("SLOW"         ) // Specify the output slew rate
) OBUF_inst (.O               (o_txc          ),     // Buffer output (connect directly to top-level port).I               (w_txc       )      // Buffer input 
);BUFIO BUFIO_inst (.O               (w_rxc_bufio   ),.I               (i_rxc  ) 
);BUFG BUFG_inst (.O(w_rxc_bufr), // 1-bit output: Clock output.I(i_rxc)  // 1-bit input: Clock input);genvar rxd_i;
generate for(rxd_i = 0 ;rxd_i < 4 ;rxd_i = rxd_i + 1)
beginIBUF #(.IBUF_LOW_PWR    ("TRUE"        ),  .IOSTANDARD      ("DEFAULT"     )) IBUF_U (.O               (w_rxd_ibuf[rxd_i] ),     // Buffer output.I               (i_rxd[rxd_i]      )      // Buffer input (connect directly to top-level port));(* IODELAY_GROUP = "rgmii_rx_delay" *) 
IDELAYCTRL  IDELAYCTRL_inst (.RDY(),                      // 1-bit output: Ready output.REFCLK(idelay_clk),         // 1-bit input: Reference clock input.RST(1'b0)                   // 1-bit input: Active high reset input
);//rgmii_rx_ctl???????????????
(* IODELAY_GROUP = "rgmii_rx_delay" *) 
IDELAYE2 #(.IDELAY_TYPE     ("FIXED"),           // FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE.IDELAY_VALUE    (IDELAY_VALUE),      // Input delay tap setting (0-31).REFCLK_FREQUENCY(200.0)              // IDELAYCTRL clock input frequency in MHz 
)
u_delay_rxd (.CNTVALUEOUT     (),                  // 5-bit output: Counter value output.DATAOUT         (w_rxd_idly[rxd_i]),// 1-bit output: Delayed data output.C               (1'b0),              // 1-bit input: Clock input.CE              (1'b0),              // 1-bit input: enable increment/decrement.CINVCTRL        (1'b0),              // 1-bit input: Dynamic clock inversion input.CNTVALUEIN      (5'b0),              // 5-bit input: Counter value input.DATAIN          (1'b0),              // 1-bit input: Internal delay data input.IDATAIN         (w_rxd_ibuf[rxd_i]),      // 1-bit input: Data input from the I/O.INC             (1'b0),              // 1-bit input: Increment / Decrement tap delay.LD              (1'b0),              // 1-bit input: Load IDELAY_VALUE input.LDPIPEEN        (1'b0),              // 1-bit input: Enable PIPELINE register.REGRST          (1'b0)               // 1-bit input: Active-high reset tap-delay input
);IDDR #(.DDR_CLK_EDGE   ("SAME_EDGE_PIPELINED"    ),.INIT_Q1        (1'b0                     ),.INIT_Q2        (1'b0                     ),.SRTYPE         ("SYNC"                   ) )   IDDR_u0     (   .Q1             (w_rec_data[rxd_i]          ), // 1-bit output for positive edge of clock .Q2             (w_rec_data[rxd_i +4]       ), // 1-bit output for negative edge of clock.C              (w_rxc_bufio                ),  .CE             (1                          ),.D              (w_rxd_idly[rxd_i]          ),  .R              (0                          ),   .S              (0                          )   );
end
endgenerateIBUF #(.IBUF_LOW_PWR    ("TRUE"                    ),  .IOSTANDARD      ("DEFAULT"                 )
)           
IBUF_U          
(           .O               (w_rx_ctl_ibuf             ),     // Buffer output.I               (i_rx_ctl                  )      // Buffer input (connect directly to top-level port)
);(* IODELAY_GROUP = "rgmii_rx_delay" *) 
IDELAYE2 #(.IDELAY_TYPE     ("FIXED"),           // FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE.IDELAY_VALUE    (IDELAY_VALUE),      // Input delay tap setting (0-31).REFCLK_FREQUENCY(200.0)              // IDELAYCTRL clock input frequency in MHz 
)
u_delay_rx_ctrl (.CNTVALUEOUT     (),                  // 5-bit output: Counter value output.DATAOUT         (w_rx_ctl_idly),// 1-bit output: Delayed data output.C               (1'b0),              // 1-bit input: Clock input.CE              (1'b0),              // 1-bit input: enable increment/decrement.CINVCTRL        (1'b0),              // 1-bit input: Dynamic clock inversion input.CNTVALUEIN      (5'b0),              // 5-bit input: Counter value input.DATAIN          (1'b0),              // 1-bit input: Internal delay data input.IDATAIN         (w_rx_ctl_ibuf),      // 1-bit input: Data input from the I/O.INC             (1'b0),              // 1-bit input: Increment / Decrement tap delay.LD              (1'b0),              // 1-bit input: Load IDELAY_VALUE input.LDPIPEEN        (1'b0),              // 1-bit input: Enable PIPELINE register.REGRST          (1'b0)               // 1-bit input: Active-high reset tap-delay input
);IDDR #(.DDR_CLK_EDGE   ("SAME_EDGE_PIPELINED"      ),.INIT_Q1        (1'b0                       ),.INIT_Q2        (1'b0                       ),.SRTYPE         ("SYNC"                     ) 
)   
IDDR_u0     
(   .Q1             (w_rec_valid[0]             ), // 1-bit output for positive edge of clock .Q2             (w_rec_valid[1]             ), // 1-bit output for negative edge of clock.C              (w_rxc_bufio                ),  .CE             (1                          ),.D              (w_rx_ctl_idly              ),  .R              (0                          ),   .S              (0                          )   
);always@(posedge w_rxc_bufr)
beginif(!i_speed1000 && (&w_rec_valid))r_cnt_10_100 <= r_cnt_10_100 + 1;else r_cnt_10_100 <= 'd0;
end always@(posedge w_rxc_bufr)
beginif(&w_rec_valid && i_speed1000)ro_rec_valid <= 'd1;else ro_rec_valid <= r_cnt_10_100;
endalways@(posedge w_rxc_bufr)
beginif(i_speed1000)ro_rec_data <= w_rec_data;else ro_rec_data <= {w_rec_data[3:0],ro_rec_data[7:4]};
endalways@(posedge w_rxc_bufr)
beginr_rec_valid <= w_rec_valid;
endalways@(posedge w_rxc_bufr)
beginif(!w_rec_valid && r_rec_valid)ro_rec_end <= 'd1;else ro_rec_end <= 'd0;
endalways@(posedge w_rxc_bufr)
beginif(w_rec_valid == 'd0) beginro_speed <= w_rec_data[2:1];ro_link  <= w_rec_data[0];end else beginro_speed <= ro_speed;ro_link  <= ro_link ;end
end/*---------rgmii send--------*/
always@(posedge w_rxc_bufr)
beginri_send_data  <= i_send_data;ri_send_valid <= i_send_valid;
endalways@(posedge w_rxc_bufr)
beginif(i_send_valid)r_tx_cnt_10_100 <= r_tx_cnt_10_100 + 1;else r_tx_cnt_10_100 <= 'd0;
endgenvar txd_i;
generate for(txd_i = 0 ;txd_i < 4 ; txd_i = txd_i + 1)
beginassign w_send_d1[txd_i] = i_speed1000 ? i_send_data[txd_i]     :  r_tx_cnt_10_100 == 0 ? i_send_data[txd_i] : ri_send_data[txd_i + 4];assign w_send_d2[txd_i] = i_speed1000 ? i_send_data[txd_i + 4] : r_tx_cnt_10_100 == 0 ? i_send_data[txd_i] : ri_send_data[txd_i + 4];ODDR #(.DDR_CLK_EDGE    ("OPPOSITE_EDGE"       ),.INIT            (1'b0                  ),.SRTYPE          ("SYNC"                ) ) ODDR_u (.Q               (o_txd[txd_i]          ),  .C               (w_txc                 ),.CE              (1                     ),.D1              (w_send_d1[txd_i]      ),    .D2              (w_send_d2[txd_i]      ),    .R               (0                     ),.S               (0                     ) );
end
endgenerateassign w_send_valid = i_speed1000 ? i_send_valid : i_send_valid | ri_send_valid;ODDR#(.DDR_CLK_EDGE    ("OPPOSITE_EDGE"       ),.INIT            (1'b0                  ),.SRTYPE          ("SYNC"                ) 
)
ODDR_uu0 
(.Q               (o_tx_ctl              ),  .C               (w_txc                 ),.CE              (1                     ),.D1              (w_send_valid          ),    .D2              (w_send_valid          ),    .R               (0                     ),.S               (0                     ) 
);endmodule

这篇关于基于FPGA的UDP协议栈设计第七章_RGMII模块设计的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！


http://www.chinasem.cn/article/844637。

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基于51单片机的自动转向修复系统的设计与实现

文章目录 前言资料获取设计介绍功能介绍设计清单具体实现截图参考文献设计获取 前言 💗博主介绍：✌全网粉丝10W+,CSDN特邀作者、博客专家、CSDN新星计划导师，一名热衷于单片机技术探索与分享的博主、专注于 精通51/STM32/MSP430/AVR等单片机设计 主要对象是咱们电子相关专业的大学生，希望您们都共创辉煌！✌💗 👇🏻 精彩专栏 推荐订阅👇🏻 单片机
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【Linux】应用层http协议

【Linux】应用层http协议

一、HTTP协议 1.1 简要介绍一下HTTP        我们在网络的应用层中可以自己定义协议，但是，已经有大佬定义了一些现成的，非常好用的应用层协议，供我们直接使用，HTTP（超文本传输协议）就是其中之一。        在互联网世界中，HTTP（超文本传输协议）是一个至关重要的协议，他定义了客户端（如浏览器）与服务器之间如何进行通信，以交换或者传输超文本（比如HTML文档）。
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SprinBoot+Vue网络商城海鲜市场的设计与实现

SprinBoot+Vue网络商城海鲜市场的设计与实现

目录 1 项目介绍2 项目截图3 核心代码3.1 Controller3.2 Service3.3 Dao3.4 application.yml3.5 SpringbootApplication3.5 Vue 4 数据库表设计5 文档参考6 计算机毕设选题推荐7 源码获取 1 项目介绍 博主个人介绍：CSDN认证博客专家，CSDN平台Java领域优质创作者，全网30w+
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【Go】go连接clickhouse使用TCP协议

【Go】go连接clickhouse使用TCP协议

离开你是傻是对是错 是看破是软弱 这结果是爱是恨或者是什么 如果是种解脱 怎么会还有眷恋在我心窝 那么爱你为什么                      🎵 黄品源/莫文蔚《那么爱你为什么》 package mainimport ("context""fmt""log""time""github.com/ClickHouse/clickhouse-go/v2")func main(
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Jenkins构建Maven聚合工程，指定构建子模块

Jenkins构建Maven聚合工程，指定构建子模块

一、设置单独编译构建子模块 配置： 1、Root POM指向父pom.xml 2、Goals and options指定构建模块的参数： mvn -pl project1/project1-son -am clean package 单独构建project1-son项目以及它所依赖的其它项目。 说明： mvn clean package -pl 父级模块名/子模块名 -am参数
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寻迹模块TCRT5000的应用原理和功能实现（基于STM32）

寻迹模块TCRT5000的应用原理和功能实现（基于STM32）

目录 概述 1 认识TCRT5000 1.1 模块介绍 1.2 电气特性 2 系统应用 2.1 系统架构 2.2 STM32Cube创建工程 3 功能实现 3.1 代码实现 3.2 源代码文件 4 功能测试 4.1 检测黑线状态 4.2 未检测黑线状态 概述 本文主要介绍TCRT5000模块的使用原理，包括该模块的硬件实现方式，电路实现原理，还使用STM32类
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