《数字版图设计实训》（Innovus/Encounter) 开课通知

课程简介

数字版图设计即利用EDA工具，实现自动布局布线，完成从netlist到GDS的转变。作为数字ASIC设计流程中的最后一步，数字版图设计是最重要的一个环节，决定着芯片设计成功与否。

随着工艺尺寸发展的越来越小，20nm以下的设计越来越成为设计主流。原有的EDA工具已经无法设计更为先进的工艺节点，作为IC设计的上游，各家EDA公司也争相推出第二代的后端设计工具。Innovus，作为第一代后端设计工具Encounter的升级版，是Cadence公司2015年推出的最重要产品。一经发布，便成为先进工艺设计的主流宠儿。界面华丽，运行速度快，时序更容易收敛是它最重要的特点。

本课程以实际项目为引导，以Cadence Innovus/Encounter工具使用为内容，理论结合实践，让学生完整学习Innovus/Encounter的使用，掌握EDA工具的精髓，成为一名优秀的数字版图工程师。

课程亮点

以模拟公司项目的方式授课，每次配套上机练习，帮助学员熟悉数字后端设计的流程，对每个环节，特别是对后端每个步骤需要掌握的知识点。进行详细解说，最终使学员能独立完成每次的练习，最后完成整个项目。

通过此课程，使学员们熟悉数字版图的设计，并以多个具体的设计实例，获得一次从NETLIST-GDS的规范的工业化的设计经验，相当于获得了一次数字IC设计公司的实习经历。

通过对于Cadence Innovus/Encounter设计工具进行一个详细的指导，参加完整个课程之后，能够通过数字IC工程师的招聘。

课程大纲

• 介绍IC设计流程，以及数字后端设计流程

• 介绍Innovus/Encounter基本的操作方法和图形界面使用

• 介绍布局布线详细步骤。Innovus/Encounter使用方法，后端标准单元库的介绍，对项目中的netlist进行布局布线产生最终的GDS。

• 介绍静态时序分析。基于Innovus/Encounter的时序分析原理，MMMC的配置搭建，根据时序分析报告完成设计的timing signoff

实战项目介绍

• 8位DBG精简指令集处理器作为简单的IP模块来实现从RTL到GDS的IP level的后端流程，熟悉工具命令，自动布局布线和时序收敛。

• LAXN芯片作为一个较为复杂的CHIP，包括PAD和多个Macro，54万门的单元数目。基于45nm工艺，9层金属层。实现从Netlist到GDS的完整CHIP level的自动布局布线流程。项目中需要合理摆放PAD和Macro等宏单元，合理布局电源网络，最终要满足给定的时序，面积和功耗的要求.Anti_entity项目内涵50个IP，30万的的单元数目，基于45nm工艺。学员将基于innnovus，分析当前设计的时序结果，掌握Debug时序问题的方法，并完成时序违例的修复。

• LEXT 芯片，含有多个Macro。50万门的单元数目。基于45nm工艺，9层金属层。学员将完成整个层次化设计流程，将整块芯片分割成若干模块分别实现布局布线，然后再顶层完成拼接

课程安排

授课对象

• 有一定电子类基础的在校研究生和应届生，在学校没有实战数字IC设计的机会，毕业又向往IC设计的高薪资，并希望从事数字IC后端设计

• 从事模拟版图设计的人员，希望能深入了解数字后端设计

• 从事数字前端设设计或者FPGA设计的人员，希望能深入了解数字后端设计

上课方式

•  在www.eecourse.com平台进行直播，每次直播课程结束后，可反复观看回放。

•  寄送打印版教材资料。

• VNC远程登陆服务器，可以24小时进行上机操作。

• 多渠道班级群答疑，时刻与讲师进行交流答疑。

价格

课程价格：2980元

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前十名可享2480优惠价

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