本文主要是介绍xilinx 的高速接口构成原理和连接结构，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
Xilinx 的高速接口是 QUAD 为单位的意思是 4 对收发器组成一个 QUAD 这是收发器的最小单元。
例如下方的GTP接口只有一个quad，单个lane能达到5gbit/s，K7 GTX达到16gbit/s等。
SouthCLK 是由相邻的上游 QUAD 提供的时钟或者给相邻下游 QUAD 提供时钟，上图是一个独立的 QUAD。NorthCLK 是由下游的 QUAD 提供时钟，或者给相邻上游的 QUAD 提供时钟。（南桥北桥）最多只能上下供应两级，也就是最多可以有5个QUAD。
从管脚进入的时钟必须通过 GTE buffer，GTE 具有二分频功能，可以 ODIV2 输出 2 分频或者 0；
GTE 输出的时钟可以接 GT-common(共享时钟资源)。（通过例化原语来控制其输出时钟）
一个 COMMON 内部具有两个 QPLL，QPLL 输出频率范围窄一些，但是性能更好。CPLL输出频率更宽，但是性能没有QPLL好。
Fpga parallel clock txusrclk2 是 FPGA 用户逻辑使用的时钟；
PCS parallel clock TXUSRCLK 是物理编码层使用的时钟，这里如果物理编码层和用户层位宽一样，这样 TXUSRCLK 会和 TXUSRCLK2 时钟频率。
PMA Parallel clock XCLK 是物理媒介层时钟；
TX Serial Clock 是串行时钟，是端口串行速率的一半，原因是上升沿和下降沿都发送数据。
FPGA parallel clock RXUSRCLK2 是给 RX 端用户的接收数据的同步时钟。
PCS parallel clock RXUSRCLK 是物理编码层的时钟。
PMA parallel clock XCLK 物理媒介层时钟。
RX serial clock 接收端串行信号时钟。
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