xilinx专题

Xilinx系FPGA学习笔记（五）ROM的IP核学习

系列文章目录文章目录系列文章目录前言ROM IP分布式ROM生成ROM配置创建COE文件块ROM生成如何快速生成Example Design 两种ROM对比前言最近在学习小梅哥的xilinx型FPGA开发板，一边学习一边记录，简化整理一下笔记 ROM IP 在 Memories &Storage Elements 下可以看到有两个与 ROM 相关的

Xilinx系FPGA学习笔记（四）VIO、ISSP（Altera）及串口学习

系列文章目录文章目录系列文章目录VIO（Vivado）ISSP（Altera）串口学习FPGA串口发送FPGA串口接收 VIO（Vivado） VIO 的全称叫 Virtual Input/Output，建立一个虚拟的输入/输出信号，可以对需要调试的模块的输出信号的数值进行在线的查看，以及模拟一些信号输给需要调试模块，方便调试查找问题和验证模块的实际上板工作的正确

[米联客-XILINX-H3_CZ08_7100] FPGA程序设计基础实验连载-30 RS485串口程序收发环路设计

软件版本：VIVADO2021.1 操作系统：WIN10 64bit 硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA 实验平台：米联客-MLK-H3-CZ08-7100开发板板卡获取平台：https://milianke.tmall.com/ 登录“米联客”FPGA社区 http://www.uisrc.com 视频课程、答疑解惑！目录 1概述

XILINX平台下LINUX DMA驱动调研

专栏目录高质量文章导航-持续更新中-CSDN博客基础概念 VA：virtual address称为虚拟地址， PA：physical address称为物理地址。 CPU通过地址来访问内存中的单元，如果CPU没有MMU，或者有MMU但没有启动，那么CPU内核在取指令或者访问内存时发出的地址(此时必须是物理地址，假如是虚拟地址，那么当前的动作无效)将直接传到CPU芯片的外部地址引脚上，

Xilinx FPGA 原语解析（二）：IBUFDS差分输入缓冲器（示例源码及仿真）

目录前言：一、原语使用说明二、原语实例化代码模版三、使用示例 1.设计文件代码 2.仿真文件代码 3.仿真结果前言：本文主要参考资料xilinx手册，《Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs》UG768 (v14.7) Octob

Xilinx FFT IP使用

简介本章节主要介绍FFT原理，以及Xilinx的FFT IP使用说明做详细介绍。 FFT介绍 FFT主要是将时域信号转换成频域信号，转换后的信号更方便分析。首先，FFT是离散傅立叶变换 (DFT) 的快速算法，那么说到FFT，我们自然要先讲清楚傅立叶变换。先来看看傅立叶变换是从哪里来的？傅立叶原理表明：任何连续测量的时序或信号，都可以表示

XILINX Kintex-7 FPGA 时钟问题

要区分，MRCC SRSS，要知道Clock Regin的概念， MRCC 进来CLK，Regin里外皆可到， SRCC 进来CLK，只能在Regina里面

【xilinx】Versal Soft DDR4 内存控制器 - XCVP1902-2M 速度等级设备上某些存储体的时序收敛问题

描述当在 XCVP1902 设备上使用软核内存控制器时，如果速度等级为 -2M，目标 Fmax 为 2933 Mbps，某些设计可能无法满足某些存储体的时序要求。解决方案如果软核存储控制器使用 SLR0 中的存储体 704/707、SLR3 中的存储体 714/719、SLR1 中的存储体 804/807 或 SLR2 中的存储体 814/819，那么时序收敛可能会很困难。

[米联客-XILINX-H3_CZ08_7100] FPGA程序设计基础实验连载-25 RGB转HDMI显示方案

软件版本：VIVADO2021.1 操作系统：WIN10 64bit 硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA 实验平台：米联客-MLK-H3-CZ08-7100开发板板卡获取平台：https://milianke.tmall.com/ 登录“米联客”FPGA社区 http://www.uisrc.com 视频课程、答疑解惑！目录 1概述

Xilinx实现对数运算

简介本章节实现任意底数和真数值的转换，设计中一般有两种实现方法： 1、在外部直接算好对数值，按照数值范围做个表，存在ram里，到时候查表。为了减少表深度，提高资源利用率，可以考虑去掉部分低位数值，损失一定的精度。 2、log10(x)=ln(x) * log10(e) , log10(e)是常数可以手动先计算好，其中LN(X)使用IP实现计算

XILINX FPGA实现定点转浮点

（1）小数的表达参考： https://www.cnblogs.com/woshitianma/archive/2013/05/19/3087258.html x表示实际的数（*一个浮点数）， q表示它的Qn型定点小数（一个整数）。 q = (int) (x * 2^n) x = (float)q/2^n 以Q12为例：假设定点小数用16位二进制表达，最高位是符号位，那么有

[米联客-XILINX-H3_CZ08_7100] FPGA程序设计基础实验连载-22读写I2C接口的RTC时钟芯片

软件版本：VIVADO2021.1 操作系统：WIN10 64bit 硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA 实验平台：米联客-MLK-H3-CZ08-7100开发板板卡获取平台：https://milianke.tmall.com/ 登录“米联客”FPGA社区 http://www.uisrc.com 视频课程、答疑解惑！目录 1概述

Xilinx FPGA在线升级——升级思路

一、绪论网上很多文章都讲述了Xilinx FPGA在线升级即回退的优势，在这里仅简述一遍。优势在于可不拆机的情况下改变FPGA的功能，可进行产品迭代。回退的优势是避免升级过程中一些突发情况导致板卡成为废板。至少Golden里面包含了可进行升级的部分代码。二、通信架构 FPGA上电后，会从FLASH的0地址中根据模式进行读取配置数据，进而实现FPGA的加载启动。因此实现FPGA在线升级

基于 XILINX FPGA 的 Cameralink Full 模式相机采集系统技术实施方案研究报告

《基于 XILINX FPGA 的 Cameralink Full 模式相机采集系统技术实施方案研究报告》 **摘要：** 本研究报告详细阐述了基于 FPGA 芯片 XILINX 开发的 Cameralink full 模式相机采集系统的技术实施方案。该系统具有高分辨率、高帧频、强大的图像目标识别和质心算法等功能，可通过 PCle 接口上传到 PC 端上位机，并能在 HDMI 显示器上显示画

基于 XILINX FPGA 的 Cameralink Full 模式相机采集系统技术分析方案

《基于 XILINX FPGA 的 Cameralink Full 模式相机采集系统技术分析方案》 **一、引言** 随着科技的不断发展，对图像采集和处理的要求越来越高。基于 XILINX FPGA 的 Cameralink Full 模式相机采集系统以其强大的功能和高性能，为众多领域提供了高效的图像采集和处理解决方案。本技术分析方案将对该系统的技术特点、应用领域以及优势进行深入分析。 **

Xilinx FPGA Microblaze AXI_IIC使用方法及心得

Xilinx FPGA Microblaze AXI_IIC使用方法及心得前言本着好好学习，认真负责的态度，我计划在空闲时间把自己用到的一些模块的使用方法与心得总结下与大家分享下，技术交流的同时共同进步，如有问题，欢迎批评指正！本次先着重讲下AXI_IIC核的使用，后续还会包括以下模块 UART_AXI核使用及AXI总线详解QSPI_AXI核的使用AXI_DMA与AXI_FIFO使用，

Xilinx FPGA软核开发流程

Xilinx FPGA软核开发流程环境说明 Vivado 2017.4 芯片 XC7K325 以下步骤只列提纲，后面有时间会增加图文具体操作步骤，欢迎大家讨论具体步骤创建vivado工程放置模块自动连线生成Block Design综合实现添加引脚分配生成bit流导出硬件Launch SD编写软核程序编译调试通过回到Vivado添加elf重新生成bit流生成mcs固化

使用Modelsim独立仿真Altera及Xilinx IP核

使用Modelsim进行仿真非常方便，可以通过.do文件完成一些重复性的界面操作，但是使用Modelsim仿真IP核的时候经常会因为没有库文件的问题而纠结，网上不乏一些相关教程，但是在使用过程中总会遇到这样那样的问题，于是我痛定思痛，决定彻底解决这个问题，为了帮助大家解决相同的烦恼，决定写这篇文档，帮助大家避免走我曾走过的弯路，这也是我的第一篇教程，希望能帮到大家！ 1 软件环境

详解Xilinx GTP结构原理以及验证

文章目录一、GT简介二、GTP内部结构2.1 整体结构2.2 Quad的内部结构2.3 一对收发器的内部结构2.3.1 发送器的内部结构2.3.2 接收器的内部结构三、时钟和复位3.1 输入的参考时钟结构3.1.1 IBUFDS_GTE2原语3.1.2 IBUFDS_GTE2原语端口属性说明 3.2 参考时钟选择和分配3.2.1 GTPE2_COMMON 部分时钟端口信号 3.3 复位

Win10 Xilinx ISE License Load 闪退

原因是使用了64位的 License Manager，可以使用 32 位的装载许可证 C:\Xilinx\14.7\ISE_DS\common\bin\nt\xlcm.exe 或者将启动 ISE 的快捷方式改为启动 32 位

【xilinx】Versal Adaptive SoC DDRMC - NoC QoS 选项卡未出现

在 2024.1 之前的 Vivado 版本中，用户在使用 NoC 验证块设计时可以访问 NoC 对象窗口和 QoS 选项卡。 Vivado 2024.1 中存在一个已知问题，即 NoC 对象窗口和 QoS 选项卡不出现。要显示 NoC 对象窗口和 QoS 选项卡，请保存块设计，关闭块设计，重新打开它，然后重新验证该设计。

xilinx FPGA 串口设计笔记

xilinx FPGA 串口设计笔记在设计中，需要用 FPGA 读取 GPS 内部的信息，GPS 的通信方式为串口，所以在 FPGA 中移植了串口程序。本次移植的程序源代码是特权的串口程序，本以为移植应该很快就能完成，但其中还是出了一写小问题，耽误了不少的时间，下面将问题进行一个总结！以下是串口的时序：在设计中，耽误时间最长的问题就是数据老是出错，为了找出问题

【FPGA】Xilinx HR PAD的结构

XILINX 7系列XDMA使用_IP核介绍以及工程搭建

文章目录一、XDMA IP核1.1、接口说明1.2、配置页说明二、XDMA工程搭建2.1、BD搭建2.2 Linux下XDMA驱动安装2.3 Linux下使用XDMA进行数据传输一、XDMA IP核 1.1、接口说明 sys_clk：主机给PCIE提供的时钟信号，通过原理图查看 sys_rst_n：主机提供的冷复位，原理图查看 usr_irq_req：用户中断请求

Xilinx SDK操作步骤详细介绍

在vivado设计完成后，下一步就是软件设计，与vivado相配套的设计软件是xilinx SDK(software developement kit），其操作流程如下： Vivado软件的bitstream文件成功生成后，点击File——Export——Export Hardware... 选中Include bitstream，点击OK。点击File——Launch SDK，如

复旦微FMQL20SM全国产ARM+FPGA核心板，替代xilinx ZYNQ7020系列

FMQL20SM核心板一款全国产工业核心板。基于复旦微FMQL20S400M四核ARM Cortex-A7（PS端） + FPGA可编程逻辑资源（PL端）异构多核SoC处理器设计的全国产工业核心板，PS端主频高达1GHz。核心板简介 FMQL20SM核心板是一款全国产工业核心板。基于复旦微FMQL20S400M四核ARM Cortex-A7（PS端） + FPGA可编程逻辑资源（PL