xilinx专题
xilinx FPGA 串口设计笔记
xilinx FPGA 串口设计笔记 在设计中，需要用 FPGA 读取 GPS 内部的信息，GPS 的通信方式为串口，所以在 FPGA 中移植了串口程序。 本次移植的程序源代码是特权的串口程序，本以为移植应该很快就能完成， 但其中还是 出了一写小问题，耽误了不少的时间，下面将问题进行一个总结！ 以下是串口的时序： 在设计中，耽误时间最长的问题就是数据老是出错，为了找出问题
XILINX 7系列XDMA使用_IP核介绍以及工程搭建
文章目录 一、XDMA IP核1.1、接口说明1.2、配置页说明 二、XDMA工程搭建2.1、BD搭建2.2 Linux下XDMA驱动安装2.3 Linux下使用XDMA进行数据传输 一、XDMA IP核 1.1、接口说明 sys_clk：主机给PCIE提供的时钟信号，通过原理图查看 sys_rst_n：主机提供的冷复位，原理图查看 usr_irq_req：用户中断请求
Xilinx SDK操作步骤详细介绍
在vivado设计完成后，下一步就是软件设计，与vivado相配套的设计软件是xilinx SDK(software developement kit），其操作流程如下： Vivado软件的bitstream文件成功生成后，点击File——Export——Export Hardware... 选中Include bitstream，点击OK。 点击File——Launch SDK，如
复旦微FMQL20SM全国产ARM+FPGA核心板，替代xilinx ZYNQ7020系列
FMQL20SM核心板一款全国产工业核心板。基于复旦微FMQL20S400M四核ARM Cortex-A7（PS端） + FPGA可编程逻辑资源（PL端）异构多核SoC处理器设计的全国产工业核心板，PS端主频高达1GHz。 核心板简介 FMQL20SM核心板是一款全国产工业核心板。基于复旦微FMQL20S400M四核ARM Cortex-A7（PS端） + FPGA可编程逻辑资源（PL
Petalinux由于网络原因产生的编译错误(3)-qemu-xilinx-system-native 失败
1 获取qemu-xilinx-system-native 失败 编译时遇到qemu-xilinx-system-native 包获取失败，如下图所示： 解决这种错误方法如下： 进入Petalinux 工程，编辑工程下的 project-spec/meta-user/conf/petalinuxbsp.conf 文件，在 文件末尾添加如下内容： PREMIRRORS_prepend = "
Xilinx(AMD) vivado对FPGA网表文件进行功能仿真的方法
1 概述 在FPGA开发中很多商用IP核出于知识产权保护的目的，不提供源代码，而是提供综合后的FPGA网表。由于没有源代码，也无法对网表文件直接进行仿真的操作来验证功能，此时需要独立的仿真模型文件。 本文介绍在Xilinx(AMD) vivado软件下对FPGA代码综合生成网表、网表的仿真模型，以及使用仿真模型对网表进行仿真的方法。 2 FPGA网表
xilinx的Aurora8B10B的IP仿真及上板测试（高速收发器十七）
前文讲解了Aurora8B10B协议原理及xilinx相关IP，本文讲解如何设置该IP，并且通过示例工程完成该IP的仿真和上板。 1、生成Aurora8B10B IP 如下图所示，首先在vivado的IP catalog中输入Aurora 8B10B，双击该IP。 图1 查找Aurora 8B10B IP Aurora 8B10B相对GTX的配置相对简单，主要配置如下
【xilinx】vivado提示No common node between related clocks，什么意思，需要改动设计吗
Vivado 提示 "No common node between related clocks" 通常指的是在进行时序分析时，Vivado 工具无法找到一个共同的节点（例如，寄存器或内存元素）来关联两个时钟域中的时钟。这可能发生在跨时钟域的设计中，其中信号需要从一个时钟域传递到另一个时钟域。 可能的原因 异步接口：设计中可能存在异步接口，信号在没有共同同步点的情况下从一个时钟
关于xilinx srio ip复位问题
关于xilinx srio ip复位问题 语言 ：Verilg HDL 、VHDL EDA工具： Vivado 关于xilinx srio ip复位问题一、引言二、FPGA 之间 srio通信复位处理复位时序不同步：SRIO 模块未正确初始化：等待复位完成的时间不足：SRIO 配置不匹配： 三、FPGA与DSP之间srio通信复位处理四、FPGA与PPC之间srio通信复位处理
Xilinx SDK API函数之GPIO函数
xgpio函数 1、int XGpio_Initialize(XGpio * InstancePtr, u16 DeviceId) 名称代码解释函数名XGpio_Initialize初始化GPIO参数1XGpio * InstancePtr指向GPIO实例的指针参数2u16 DeviceIdID号，自动生成，在xparameters.h文件中定义返回值intXST_SUCCESS/XST_FA
Xilinx FPGA所有系列封装文件查看下载，可以查看IO类型及对应的bank
网址：https://china.xilinx.com/support/package-pinout-files.html 找到对应的FPGA封装信息表，在orcad创建原理图时用excel表格功能导入即可，很方便
xilinx mii to rmii核使用
在使用AXI 1G/2.5G Ethernet Subsystem若要使用rmii接口的phy则需要使用xilinx mii to rmii的ip核，如下图： 需要说明： rmii接口的时钟系统和mii接口并不一样，rmii接口是系统同步，收发端使用同一个时钟源（ip核从ref_clk输入）； 而mii是源同步系统，收发端都有对应的clk信号。(虽然mii有独立的收发时钟但PHY
Xilinx FPGA 支持双通道DDR
1,双channel对应于两个DDR MC控制器，既然是双channel，那么两个channel之间必然要做数据同步，组合成更高位宽的DDR。因此对于多die器件，在布局上首先要保证两个channel处于同一个SLR。现在笔记本大多是双通道内存设计，可以用CPU-Z查看： 2,时钟结构 操作记录： 1，两个通道共用主时钟和逻辑复位 2，两个通道均为72bit不能满足同S
Xilinx FPGA配置和调试 XVC
xilinx官方usb接口的驱动是保密的（否则可以通过自制的jtag驱动对usb jtag dll进行无缝替换，比如CAN Pro 软件），也只有xilinx 授权的设备才可以被xilinx的vivado软件识别（如参考链接1中提到）；他人若想自制xilinx usb cable下载+调试器，在不授权的情况下只能盗版正版的lisence（如参考链接2所提，类似的做法有常用的cy68013 usb逻
【FPGA】【转载】Xilinx FPGA 学习笔记——时钟资源
在Xilinx的FPGA中，时钟网络资源分为两大类：全局时钟资源和区域时钟资源。 全局时钟资源是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使全局时钟到达CLB、IOB和BRAM的延时最小。 区域时钟资源是独立于全局时钟网络的。Xilinx的器件分成若干个时钟区域，以Virtex-6为例，Virtex-6的最
Xilinx RFSOC 47DR 8收8发 信号处理板卡
系统资源如图所示： FPGA采用XCZU47DR 1156芯片，PS端搭载一组64Bit DDR4,容量为4GB,最高支持速率：2400MT/s; PS端挂载两片QSPI X4 FLASH； PS支持一路NVME存储； PS端挂载SD接口，用于存储程序； PS端或者PL端可选挂载一片EMMC芯片，可用于存储程序或者PL直接逻辑访问（跳线可选）； PS端外接一路USB3.0
Xilinx FPGA 管脚的默认电平配置方法 XDC约束
目录 未使用的引脚，XDC约束其他已使用的引脚，XDC约束 未使用的引脚，XDC约束 set_property BITSTREAM.CONFIG.UNUSEDPIN PULLDOWN [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN PULLUP [current_design]set_property BITST
一个全面了解Xilinx FPGA IP核的窗口：《Xilinx系列FPGA芯片IP核详解》（可下载）
随着摩尔定律的逐渐放缓，传统的芯片设计方法面临着越来越多的挑战。而FPGA以其并行处理能力和可编程性，为解决复杂问题提供了新的途径。它允许设计者在同一个芯片上实现多种不同的功能模块，极大地提高了资源的利用率和系统的综合性能。 FPGA以其独特的灵活性和可定制性，为工程师们提供了一个强大的平台，以满足日益增长的性能和功能需求。而IP核（Intellectual Property Core），作为F
Xilinx FPGA中的BUFFER
FPGA大型设计中推荐使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动有更高的要求。为满足时序的要求，一般采用全局时钟资源驱动设计的主时钟，FPGA的主时钟一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。 缓冲和驱动 缓冲 输入输出缓冲，主要用于片外输入时钟或者片外差分输入的信号。 差分信号和差分时钟进入片内后如果不经过IBUFGDS、IBUFDS
【Xilinx】程序可以综合实现，但无法生成bit文件
项目场景： 使用xilinx vivado过程中遇到以下问题： 程序可以综合实现，但无法生成bit文件 问题描述 最终生成bit文件时报错如下 [DRC PDCN-1567] BUFGCTRL_CE_pins_both_connected_to_gnd: For cell ***/rxrecclk_bufg_i placed at site BUFGCTRL_X0Y1 both CE
ZYNQ HLS 高层综合xilinx soc fpga
https://blog.csdn.net/cjx_csdn/article/details/101634273 一、引言 ZYNQ 是来自 Xilinx 公司 ZYNQ-7000 所有可编程片上系统的开发板，具有开发片上系统能力。 在 ZYNQ 上，ARM Cortex-A9 是一个应用级的处理器，能运行完整的像 Linux 这样的操作系统，而可编程逻辑是基于 Xilinx 7 系列的 FP
Xilinx 千兆以太网TEMAC IP核 AXI4-Lite接口信号
在AX4总线标准中，AXI4-Lite主要由向她址映射型通信。TEMAC的管理法口采用AXI4-Lite标准接口，TEMAC核的AX14-Lite接口信号如表1所示，根据AX14-Lite标准，接口角色分为主接口(Maser Interface)和从接口(Slave Interface)。主接口为通节发起方，这里指的是用户端控制的AX14-Lite接口；从接口为通信接收方，这里指的是MAC核内部的
Xilinx 千兆以太网TEMAC IP核 MDIO 配置及物理接口
基于AXI4-Lite接口可以访问MDIO(Management Data Input/Output)接口，而MDIO接口连接MAC外部的PHY芯片，用户可通过AXI4-Lite接口实现对PHY芯片的配置。 1 MDIO接口简介 开放系统互连模型OSI的最低两层分别是数据链路层和物理层，数据链路层的主要功能包括数据帧的构建、数据差错检查、发送控制和向网络层提供标准的数据接口等;物理层定义了数据
xilinx xdma drive 传输8MB以上数据受限的问题
当传输超过8 MB数据时报错error code=1359， #define XDMA_MAX_TRANSFER_SIZE (8UL * 1024UL * 1024UL) 可以修改成： #define XDMA_MAX_TRANSFER_SIZE (80UL * 1024UL * 1024UL) VS2019 + WDK环境的搭建 先准备好VS + WDK的驱动开发环境。需要下