本文主要是介绍低密度奇偶校验码LDPC（八）——QC-LDPC译码器FPGA设计概要，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
往期博文
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QC-LDPC的FPGA实现
基于QC-LDPC编码的循环移位网络的FPGA实现_5g ldpc编码 桶形移位寄存器-CSDN博客
一、译码器的FPGA架构设计
全并行（Full-Parallel Architectures）
行并行（Row-Parallel Architectures）
块并行（Block-Parallel Architectures）
参考文献
[1] 白宝明 孙韶辉 王加庆. 5G 移动通信中的信道编码[M]. 北京: 电子工业出版社, 2018.
[2] William E. Ryan, Shu Lin. Channel Codes - Classical and Modern[M]. Cambridge University Press, 2009.
[3] Roth C, Cevrero A, Studer C, et al. Area, throughput, and energy-efficiency trade-offs in the VLSI implementation of LDPC decoders[C]// IEEE International Symposium of Circuits and Systems (ISCAS). 2011: 1772-1775.
[4] 钟志伟. 面向5G编译码的硬件设计研究[C]. 南京: 东南大学, 2020.
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