Verilog经典题（一）——边沿检测、格雷码与二进制码的转换

本文主要是介绍Verilog经典题（一）——边沿检测、格雷码与二进制码的转换，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

边沿检测

实现信号边沿检测功能，输出一个周期宽度的脉冲信号

思路

边沿的两侧信号是相反的。
上升沿 = ~res[0] && res[1]
下降沿 = res[0] && res[1]
边沿 = 上升沿 | 下降沿 = res[0] ^ res[1]
输入信号 clk,rst,din输出 o1,o2,o3。定义寄存器类型res[1:0]

代码

Verilog代码

module edge_detect(input 	clk,input	rst,input 	din,output 	o1,	//上升沿output 	o2,	//下降沿output 	o3	//边沿
);reg	[1:0]res;always @ (posedge clk or negedge rst)	beginif( !rst )res	<= 2'b00;elseres	<= {res[0], din};	endassign o1	= (~ res[1]) && res[0];assign o2	= res[1] && (~ res[0]);assign o3	= res[1] ^ res[0];
endmodule

testbench测试代码

module edge_detect_tb();reg clk;reg rst;reg din;wire pos_edge;wire neg_edge;wire data_edge;initial beginforever #5 clk <= ~clk;endinitial beginclk = 0;rst = 0;din = 0;#10 rst = 1;#20 din = 1;#20 din = 0;endedge_detect tb1(.clk(clk),.rst(rst),.din(din),.o1(pos_edge),.o2(neg_edge),.o3(data_edge));
endmodule

波形&总结

verilog模块中要定义基本硬件逻辑。
tb文件里需要定义：所有信号是reg还是wire类型，clk的周期，clk和rst以及其他输入信号的初始值，模块连接。

格雷码与二进制码的转换

用函数实现转换，tb调用函数

思路

格雷码的构造方法为：直接排列以二进制为0值的格雷码为第零项，第一项改变最右边的位元，第二项改变右起第一个为1的位元的左边位元，第三、四项方法同第一、二项，如此反覆，即可排列出n个位元的格雷码。

二进制转为格雷码
保留二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，而格雷码其余各位与次高位的求法相类似。

data_out = (data_in >> 1) ^ data_in ;

格雷码转为二进制
保留格雷码的最高位作为自然二进制码的最高位，而次高位自然二进制码为高位自然二进制码与次高位格雷码相异或，而自然二进制码的其余各位与次高位自然二进制码的求法相类似。

data_out[WIDTH] = data_in[WIDTH]; //最后一位相同for(i=WIDTH-1; i>=0; i=i-1)data_out[i] = data_out[i+1] ^ data_in[i];  

输入：op控制转换方向，[Width:0]data_in
输出：[Width:0]data_out

代码

module GRAY_tb();parameter WIDTH = 4;parameter ENCODE = 1'b0;parameter DECODE = 1'b1;function [WIDTH:0] data_out(input op,input [WIDTH:0]data_in);integer i;begin if (op == 1'b0) data_out = (data_in >> 1) ^ data_in;else if (op == 1'b1) begin data_out[WIDTH] = data_in[WIDTH];for(i = WIDTH-1; i >=0 ; i = i-1)data_out[i] = data_out[i+1] ^ data_in[i];endendendfunction/* parameter WIDTH = 4;parameter ENCODE = 1'b0;parameter DECODE = 1'b1; */reg clk;reg rst;reg [WIDTH-1:0] data_in;wire [WIDTH-1:0] data_encode;wire [WIDTH-1:0] data_decode;initial beginclk = 0;rst = 0;#5 rst = 1;#50 rst = 0;end initial begin forever #2 clk = ~clk;endalways @(posedge clk or negedge rst)beginif(!rst)data_in = 0;else data_in = data_in + 1'b1;endassign data_encode = data_out(ENCODE,data_in);assign data_decode = data_out(DECODE,data_encode);endmodule

波形&总结

掌握格雷码的编码原则
掌握二进制和格雷码的转换规律。

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此篇文章为本人在学习初期找到的前人的总结做的学习记录，仅供参考。原作者文章如下
https://blog.csdn.net/xvrixingkong/article/details/108803428
https://blog.csdn.net/xvrixingkong/article/details/108803439

也不知道这么说一声算不算不侵权了？可是我真就是学习的时候顺便记录一下，初期学也形不成自己的代码。。如果出问题再说吧，写于2021.2.19

这篇关于Verilog经典题（一）——边沿检测、格雷码与二进制码的转换的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！

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