防止synplify优化ILA模块或信号

2023-12-26 01:45

本文主要是介绍防止synplify优化ILA模块或信号,希望对大家解决编程问题提供一定的参考价值,需要的开发者们随着小编来一起学习吧!

摘要:synplify综合的时候会优化掉没有用到的信号或者模块,为防止synplify优化ILA或信号特记录此方法;

我使用的是synplify_pro

compile完成之后,可以打开synplify图形化的网表

1.防止synplify优化wire信号

在vivado里面一般可以用mark_debug解决

但是在synplify需要用 /*synthesis syn_keep=1*/,如下:

2.防止synplify优化reg信号

同理,使用:

/*synthesis preserve=1*/

3.防止synplify优化ILA模块

使用:

/*synthesis syn_noprune=1*/

xilinx会在stub.v里面声明黑盒,但是貌似不会防止synplify优化ila

总结:

学无止境

参考文章:

Synaplify综合Removing-CSDN博客

这篇关于防止synplify优化ILA模块或信号的文章就介绍到这儿,希望我们推荐的文章对编程师们有所帮助!



http://www.chinasem.cn/article/537718

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