vivado.2020-Verilog两个半加器实现一个全加器-数字逻辑实验-IP核的使用

本文主要是介绍vivado.2020-Verilog两个半加器实现一个全加器-数字逻辑实验-IP核的使用,希望对大家解决编程问题提供一定的参考价值,需要的开发者们随着小编来一起学习吧!

这篇文比较适合还没搞懂verilog的小白,说的比较具体,我会指明操作步骤,跟着一步一步做就好,做完之后希望大家可以通过这个较为完整的过程大致了解verilog的一些简单操作。

1. 首先,新建一个项目作为半加器

如何创建新项目还请小可爱们自行搜索,这里不做阐述啦~
在Add Sources中创建一个Design Source,作为半加器。
半加器的实现如下:

module adder_half(a,b,S,C);input a,b;output S,C;assign S=a^b;assign C=a&b;
endmodule

点击open elaborated design我们可以看到这样的一个元件:
在这里插入图片描述
这就是我们刚刚完成的半加器,a,b为半加器的输入端,S,C为半加器的输出端,其中S表示求得的和,C表示进位。接下来我们进行下一步。

2. 将半加器生成为一个IP核,用于全加器的构造

在主界面中Tools选择Create and package new IP,如图:

这篇关于vivado.2020-Verilog两个半加器实现一个全加器-数字逻辑实验-IP核的使用的文章就介绍到这儿,希望我们推荐的文章对编程师们有所帮助!



http://www.chinasem.cn/article/471848

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