这篇文比较适合还没搞懂verilog的小白，说的比较具体，我会指明操作步骤，跟着一步一步做就好，做完之后希望大家可以通过这个较为完整的过程大致了解verilog的一些简单操作。 1. 首先，新建一个项目作为半加器 如何创建新项目还请小可爱们自行搜索，这里不做阐述啦~ 在Add Sources中创建一个Design Source,作为半加器。 半加器的实现如下： module adder_ha