ZYNQ学习笔记（五）：redpitaya板工程程序固化到SD卡（同黑金开发板）

本文主要是介绍ZYNQ学习笔记（五）：redpitaya板工程程序固化到SD卡（同黑金开发板），希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

文章目录

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前言
一、实验任务
二、基本原理
三、硬件设计
四、软件设计
五、实验结果
总结

前言

在ZYNQ学习笔记（三）：PL与PS数据交互—— UART串口+AXI GPIO控制DDS IP核输出实验我们成功的实现了利用GPIO来控制DDS IP核的输出，今天我们尝试来把它在板子上固化一下。

一、实验任务

在“UART串口+AXI GPIO控制DDS IP核输出实验”的基础上，创建 FSBL实现程序上电自从SD 卡启动。

二、基本原理

在 ZYNQ SoC 的启动和配置过程中，既需要 PS 的配置信息，又需要 PL 的配置信息。为了简化配置 PS和 PL 的处理过程，ZYNQ 的配置顺序与 Xilinx FPGA 的配置顺序有所不同。差异来源于以下两种类型的文件：
1、 FPGA BIT 文件——定义 PL 的行为
2、软件 ELF 文件——运行在 PS 中的程序
在 ZYNQ 中，PS 作为主器件，PL 可以看作是 PS 的一个外设，因此需要由 PS 来配置 PL。这个配置顺序的优势是它允许对 PS 单独上电时，此时 PL 不上电，以减小功耗。例外是我们在使用JTAG 下载程序时，此时是使用电脑作为主机来配置 PL。软件代码和配置 FPGA 的 BIT 文件可以存储在连接到 PS 端的配置存储器件中，PS 支持多种片外非易失性存储器（Quad SPI Flash，NAND Flash，NOR Flash 或 SD 卡）。我们常用的是从硬件上支持 SD卡和 QSPI 作为配置器件。
ZYNQ SoC 的启动由片上的 BootROM 开始。片上 BootROM 是 ZYNQ 芯片上的一块非易失性存储器，它包含了 ZYNQ 所支持的配置器件的驱动，BootROM 执行之后，下一个配置阶段被称为 FSBL，它是由设计者所创建的。FSBL 可以配置 DDR 存储器和硬件设计过程中所定义的一些外设。PL 的配置是通过处理器配置访问接口（Processor Configuration Access Port，PCAP）进行的，它允许对PL 进行部分配置或者完全配置。
总结一下 FSBL 的工作内容：
1、初始化 PS；
2、如果提供了 BIT 文件，则配置 PL；
3、加载裸机应用程序到 DDR 中，或者加载 Second-Stage Boot Loader（SSBL）；
4、开始执行裸机应用程序，或者 SSBL

三、硬件设计

双击 ZYNQ Processing System 模块修改其配置，使能SD 控制器外设，并分别设置 Bank0 和 Bank1 （黑金是1.8V）的电平标准。MIO 引脚可以通过查看核心板原理图得知，正点原子是10，黑金是47~

设置完成后点击“OK”。然后按F6验证设计。验证完成后弹出对话框提示“Validation Successful”表明设计无误，点击“OK”确认。最后按快捷键“Ctrl + S”保存设计。接下来“Generate Output Products”。最后点击“Generate Bitstream”，对设计进行综合、实现、并生成 Bitstream 文件。
在生成 Bitstream 之后，在菜单栏中选择 File > Export > Export hardware 重新导出硬件，并在弹出的对话框中，勾选“Include bitstream”。导出硬件会弹出一个对话框，提示我们是否覆盖之前导出的硬件设计文件，在对话框中点击“Yes”，确认导出硬件并覆盖之前的文件。

四、软件设计

在 BSP 工程上右击，然后在菜单中选择“Board Support Package Settings”，如下图所示：

勾选xilffs，以使用 FAT 文件系统。
BSP 设置完成后我们就可以生成一个 FSBL 用来加载应用程序并配置 PL，在菜单栏中选择“File->New->Application Project”。
然后在弹出的新建工程界面中设置工程名，并选择工程中的 BSP。

在示例工程中选择“Zynq FSBL”