VHDL具有同步清零和并行输出功能的10进制加法计数器

(1)、设计一个具有同步清零和并行输出功能的10进制加法计数器，实体名称为“counter10”，其引脚名称和逻辑功能如下表所示。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;entity ff isport(  clk,clr	: in std_logic;q		: buffer std_logic_vector(3 downto 0);co		: out std_logic	);
end entity ff;
architecture rtl of ff is
beginprocess (clk)beginif (clk'event) and (clk='1') thenif clr = '0' thenq <= "0000"; co <= '0';elseif q>= "1001"  thenq <= "0000"; co <= '1';elseq <= q + '1'; co <= '0';end if;end if;end if;end process;
end rtl;