与aurora 64B66B 发送端 AXI4-Stream接口 相连的FIFO设置

1 背景

1.1 关于Aurora 64b66b IP核

在【PG074】1 简略学习Aurora 64B/66B IP核中2.3.3 Streaming接口章节学习了Aurora 64b66b IP核的基础指示。

1. Aurora Example Design的结构

整个Example Design的机构：

2. 示例设计具体的module的结构：

在此基础上，我们只要简单的把FRAME_GEN和FRAME_CHECK两个模块的接口拎出来就可以用于自己的收发数据设计了。

3. FIFO与Aurora 64b66b IP核的连接
   在AXI4-Stream Aurora 64B/66B Example Design的基础上进行开发，我们发送数据的FIFO需要与这个接口连接，设计的结构图为：

AXI4-S接口有关的信号在各模块中的说明，这里只说明发送相关的，其他见PG074：

4. 发送数据时 AXI4-Stream 接口的时序：

1.2 关于FIFO的读操作模式

在【PG057】FIFO Generator IP核学习中3.3.2 读操作章节中学习了first-word fall-through (FWFT) 读模式。FIFO的这种读模式可以预读一个数据，当读使能到来时，再往下读取一个数据，也就是说实现了在与读使能同一个时钟周期中输出读取的数据。

时序图：

1.3 遇到的问题

相信学习了前面两个背景知识，可以很好的判断，如果用于这种接口的传输，FIFO的FWFT读模式是很适合的。
之前使用的是标准读模式，这会导致很难去对齐TX_DST_RDY_N信号。造成数据帧前面多发多少发数据。因为s_axi_tx_tready并不是一个有恒定规律的信号，IP核随时会打断。类似下面这种波形：

2 与Aurora 64b66b IP核AXI4-S发送接口相连的FIFO的设计

afifo afifo_u (.rst   (~I_reset_n   ),  // input wire rst.wr_clk(I_sync_clk   ),  // input wire wr_clk.rd_clk(I_user_clk   ),  // input wire rd_clk.din   (R_afifo_din  ),  // input wire [31 : 0] din.wr_en (W_afifo_wr_en),  // input wire wr_en.rd_en (W_afifo_rd_en),  // input wire rd_en.dout  (W_afifo_dout ),  // output wire [63 : 0] dout.full  (             ),  // output wire full.empty (             ),  // output wire empty.valid (W_afifo_valid)   // output wire valid
);
assign W_afifo_rd_en = W_afifo_valid && (~TX_DST_RDY_N); assign TX_D = W_afifo_dout;
assign TX_SRC_RDY_N = ~W_afifo_valid;  

已知当FIFO非空，也就是有数据需要发送时，W_afifo_dout会预读一个数据并且W_afifo_valid被置为高，此时TX_SRC_RDY_N被断言，数据等待被发送。当Aurora 64b66b IP核准备好发送（TX_DST_RDY_N为低）时，使能W_afifo_rd_en读取当前数据，并且在相同的时钟周期将数据传递给IP核。之后W_afifo_dout会在有数据需要发送时预读下一个数据。