D-PHY

2024-04-18 14:18
文章标签 phy

本文主要是介绍D-PHY,希望对大家解决编程问题提供一定的参考价值,需要的开发者们随着小编来一起学习吧!

 1.针对A测试出来的Failed项目:1.3.7   ,   1.3.6   ,   1.4.7   ,   1.4.6 ,这些项目都是电压幅值过高。
{0x6a,0x77}修改为{0x6a,0x32} ,这个修改是改动MIPI接口的驱动能力,适当降低驱动能力可以降低信号的电压幅值。
2.针对A测试出来Failed项目:1.3.15,该项目是指MIPI的一个时序过大。
增加了{0x7b,0x02} ,修改这个寄存器就是修改相应的MIPI时序,使之达到标准值之内。
 
         3.关于B测试出来的还有三项Failed,这里做出说明:
                   1) 关于1.3.2 LP Exit: DATA TX THS-PREPARE,该项目也是关于MIPI时序的,我们测试出来的值约为125ns,标准约为60ns~116ns,超出一些。
PS:ComplianceTimingMin is based on 40ns+4*UI. ComplianceTimingMax is based on 85ns+6*UI,我们GC0339的MIPI clk为96Mhz,所以UI=5.21ns。
但是该时序对于MIPI数据传输影响不大,在该时序后面还有一段THS-ZERO的时序,这两段时间里面都是没有数据传输的。
即使在这段时间里面存在有数据的误读,在MIPI传输协议里面还需要有一个同步头(0x1d),在接收到的信号中检测到该同步头后才会真正开始接收数据。
所以这个时序超过一些对于MIPI传输影响甚微,理论上不会造成数据传输失败。
另外我们的1.3.3 LP Exit: DATA TX THS-PREPARE+THS-ZERO,这项是PASS的,真正的数据传输是在这段时序之后。
 
2) 关于1.3.5 HS Data TX Differential Voltage Mismatch (Pulse)和1.4.5 HS Clock TX Differential Voltage Mismatch (Pulse),这两项Failed其实指的是同一个情况,分别出现在Data Lane和Clock Lane上。

 

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