本文主要是介绍视觉信息处理与FPGA实现第八次作业——verilog实现对比度调节，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
一、查看灰度图的数据格式
1.1 安装HxD
HxD下载链接：https://download.csdn.net/download/weixin_44357071/89045331
解压直接打开exe就能使用。
将需要查看二进制数据的图片拖到软件框里就能读取
1.2 找到bmp图像的图片点阵数据起始地址，原理和例子
从000Eh（h是16进制的意思）到0035是真的有40byte.横坐标是零到16，竖坐标是像十进制一样，把个位数空出来，然后是10,20,30.....
图中框框里是一个byte（字节），等于8个bit，A是4位bit的16进制表示，0也是。
如下图例子：
0000h到000Dh是位图文件头
000Eh到0035h是位图信息头，其中的001Ch是调色板颜色种类的位宽，这里是1，两种颜色，一种颜色需要4个字节，所以调色板需要2*4=8字节
所以0036h到003Dh是调色板所占的字节
003Eh及之后都是图片的点阵数据
1.3 生成200*200的灰度图
右键点击图片——属性，进入如图界面
修改尺寸为宽200，高200，即可将原来的800*800灰度图变为200*200.
1.4 选择图片的点阵数据
0000h到000Dh是位图文件头
000Eh到0035h是位图信息头，其中的001Ch是调色板颜色种类的位宽，这里是8，256种颜色，一种颜色需要4个字节，所以调色板需要256*4=1024字节
所以0036h到003Dh是调色板所占的字节
003Eh及之后都是图片的点阵数据
二、 代码和注释
需要注意$fopen等函数的使用，要打开的文件应该放在vivado的哪个目录下。链接：
verilog中的testbench语句——display，fopen，fread,fwrite——更新中-CSDN博客
2.1 设计代码
module contrast_adjust
(input clk,input rst_n,input image_process_start,input [7:0] point_data_in,input [2:0] mul_value, //range 0~7output reg [7:0] point_data_out
);
//----------------signal------------------
//线网型，用来传递值给下一个寄存器？？wire [10:0] point_data_temp0;wire [8:0] point_data_temp1;wire [7:0] point_data_out_processed;/*******************image point process**********************/
//-----------multiple------------//因为乘以的数是在 0到7，所以乘以 2的3次方，temp0就需要在8位的基础上拓展到10assign point_data_temp0 = point_data_in * mul_value;//divide 4,这个应该是通过直接取高8位的方法，实现右移两位，除以4//point_data_temp0[10:2] 是9位,然后通过第九位进行下一步的判断assign point_data_temp1 = point_data_temp0[10:2]; //----------overflow process-----//如果取高八位的数最高位依旧是1，即值大于等于100，那么直接给赋值到255，因为除以4了都还大于100//否则就截取的9位再取低8位，相当于再除以2，因为判断最高位是0了，所以这个右移是无损的assign point_data_out_processed = point_data_temp1[8]?8'b1111_1111: point_data_temp1[7:0];always @ (posedge clk or negedge rst_n)if(!rst_n) point_data_out <= 0;else if(image_process_start)point_data_out <= point_data_out_processed;elsepoint_data_out <= point_data_in;endmodule
2.2 tb代码
`timescale 1ns / 1ns`define Clock 20
module constrast_adjust_tb();/**************************port*************************/
reg clk;
reg rst_n;
reg [7:0] point_data_in;
reg [2:0] mul_value;
//reg [7:0] add_value;
reg image_process_start;
reg [7:0] bmp_data[0:50000];wire [7:0] point_data_out;
wire [7:0] bmp_data_out;/**************************clock and reset*************************/
//初始化时钟，设置时钟周期为20
initial beginclk= 1;forever #(`Clock/2) clk = ~clk;
endinitial beginrst_n= 0;#(`Clock*20+ 1);rst_n =1;
end/**************************读取位图数据*************************/
integer bmp_file_read;
integer file_read;
integer data_start_index;
integer bmp_size;initial begin//返回值bmp_file_read像是一个fd，文件标识符，在verilog里边习惯叫做句柄//rb表示read only+ binary,只读+二进制模式bmp_file_read= $fopen("../pic/picture.bmp","rb");//这行代码的作用是从之前打开的名为 bmp_file_read 的文件中读取数据，//并将读取的数据存储到 bmp_data 变量中。file_read= $fread(bmp_data, bmp_file_read);//找到位图数据开始的索引data_start_index= { bmp_data[13], bmp_data[12],bmp_data[11],bmp_data[10]};//得到bmp图像的大小bmp_size= { bmp_data[5], bmp_data[4], bmp_data[3], bmp_data[2] };
end/**************************输入 信号*************************/
initial beginmul_value= 3'd2;
endinteger index;
always @ (posedge clk or negedge rst_n)beginif(!rst_n)beginindex <= 0;image_process_start <= 0;point_data_in <= 0;endelse if(index == data_start_index)beginimage_process_start <= 1;index <= index + 1;point_data_in <= bmp_data[index];endelse beginindex <= index + 1;point_data_in <= bmp_data[index];end
endassign bmp_data_out = point_data_out;//--------------------图像写回文件------------------
integer bmp_file_write;
integer file_write;
initial begin//创建文件，然后得到句柄bmp_file_writebmp_file_write = $fopen("../pic/picture_contrast.bmp","wb");
end
//每一次时钟上升沿把数据写回
always @ (posedge clk or negedge rst_n)begin//好像意思是，不复位的情况下，传输正常进行，不知道对不对？？？？？？？？？？？？？？？？if(rst_n)beginif(index == 0 || index == 1)$display("start to write bmp file");//一直保持写数据，直到写到bmp文件大小+2，因为0和1不写数据else if(index < bmp_size + 2)//不理解这个为什么是%c，为什么不是%b呢???????????????????????????????????????????//将bmp_data_out的数据写到bmp_file_write这个fd中$fwrite(bmp_file_write,"%c",bmp_data_out);else begin$fclose(bmp_file_write);$fclose(bmp_file_read);$display("Write bmp file complete, close the file");$finish;endend
endcontrast_adjust u_contrast_adjust(.clk ( clk ),.rst_n ( rst_n ),.image_process_start ( image_process_start ),.point_data_in ( point_data_in ),.mul_value ( mul_value ),.point_data_out ( point_data_out )
);endmodule
这篇关于视觉信息处理与FPGA实现第八次作业——verilog实现对比度调节的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
