静态时序分析：SDC约束命令set_output

本文主要是介绍静态时序分析：SDC约束命令set_output_delay详解，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

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静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

指定延迟值

指定端口、引脚列表

指定参考时钟

简单使用

指定时钟下降沿

指定参考端口、引脚

包含源、网络延迟

指定电平敏感

指定上升、下降沿

指定最大、最小条件

指定不覆盖添加延迟

本章将讨论使用set_output_delay命令对输出端口（或时序路径终点引脚）的约束。首先需要说明的是，在进行静态时序分析时，任何一条时序路径都需要有约束，约束指的是时序路径的起点（发射触发器）和终点（捕获触发器）都有时钟信号的控制（对于典型时序路径而言）。但是对于起点是输入端口（或时序路径起点引脚）、终点是输出端口（或时序路径终点引脚）的时序路径而言，没有显然的发射触发器、捕获触发器，因此需要使用set_output_delay命令进行约束。

该指令的BNF范式（有关BNF范式，可以参考以往文章）为：

set_output_delaydelay_value port_pin_list[-reference_pin pin_port_name] [-clock clock_name] [-clock_fall] [-level_sensitive][-network_latency_included] [-source_latency_included][-rise] [-fall][-max] [-min] [-add_delay]//注：该命令的port_pin_list参数一定要放在delay_value参数后

指定延迟值

延迟值指的是输出端口（或时序路径终点引脚）的数据相对参考时钟的延迟大小，这个参考时钟触发了一个假象的外部捕获触发器，模拟了从数据到达输出端口（或时序路径终点引脚）到捕获触发器有效沿到达捕获触发器的组合逻辑延迟，提供了分析输出端口（或时序路径终点引脚）到捕获触发器时序路径的依据。与set_input_delay命令不同的是，set_output_delay的延迟值中应包含到捕获触发器的建立/保持时间，这一点在后面会说明。

指定端口、引脚列表

port_pin_list指定了添加输出延迟的端口和引脚，如果指定的对象是引脚，则该引脚所属的单元会被设置为size only，以便综合时进行驱动能力优化。一般情况下，只会对输出端口添加输出延迟，在某些特殊情况下（非典型时序路径），会对引脚添加输出延迟，后面我们只考虑输出端口。

指定参考时钟

-clock选项指定了参考时钟，它可以是一个虚拟时钟（无源对象），也可以是一个有源对象的时钟。如果不指定-clock选项，则表示这条时序路径是一条非典型时序路径。在现在的设计中，一般都需要指定-clock选项。

简单使用

在理解了上面三项后，便可以使用简单的set_output_delay命令了，以图1所示的简单D触发器为例。

图1 D触发器的例子

首先使用create_clock命令以clk端口为源对象创建一个周期为10的时钟。

create_clock -period 10 [get_port clk]

我们可以首先看一下D触发器的D引脚到输出端口d的时序报告，如图2所示。

图2 建立时间时序报告

可以从报告中看到，由于输出端口d没有被时钟约束，因此无法进行时序路径的建立时间分析，报告的最后也显示了(Path is unconstrained)。

接着我们使用set_output_delay命令在输出端口d上添加一个输出延迟，参考时钟为clk，此时的时序报告如图3所示。

set_output_delay 0.5 -clock [get_clock clk] [get_port d]

图3 建立时间时序报告

我们的目的是模拟一个假象的捕获触发器，并满足其建立时间，但由于DC并不知道这个假象的捕获触发器的建立时间，所以需要将建立时间也包含在输出延迟值中，例如此时的输出延迟值0.5可能是外部组合逻辑0.45和假象的捕获触发器的建立时间0.05之和。

可以从时序报告中看出，d端口的output external delay此时拥有延迟值0.5。可以使用report_port -verbose命令报告端口延迟，如图4所示。

图4 输出端口延迟报告

指定时钟下降沿

-clock_fall选项指定了假象的外部发射触发器由下降沿触发。在默认情况下，假象的外部发射触发器由上升沿触发，如图3中的(rise edge)显示的那样。

下面我们在输出端口d上添加一个输出延迟，参考时钟为clk，指定时钟下降沿，如图5所示，此时的时序报告如图6所示。

set_output_delay 0.6 -clock_fall -clock [get_clock clk] [get_port d]

图5 输出端口延迟报告

图6 建立时间时序报告

指定参考端口、引脚

-reference_pin选项可以指定延迟的参考引脚，从图3和图6中可以看出，约束端口的参考时钟的clock network latency为0（这是因为我们还没有给参考时钟设置任何延迟），但如果使用了这个选项则clock network latency会包括参考时钟传播到参考引脚的延迟：如果参考时钟是传播时钟，则是源延迟加时钟传播到参考引脚的网络延迟；如果参考时钟是理想时钟，则是源延迟加指定的网络延迟（这是默认的），下面进行举例说明。

我们给输出端口d设置一个参考端口clk，参考时钟依然为clk，并给时钟clk添加源延迟，如图7所示，注意其中的输出端口d关联的两个clk对象，其中一个是时钟clk，另一个是端口clk。此时的时序报告如图8所示。

set_output_delay 0.7 -reference_pin [get_port clk] -clock clk [get_port d]
set_clock_latency 0.1 -source [get_clock clk]

图7 输出端口延迟报告

图8 建立时间时序报告

可以看到，此时的clock network delay包含了时钟clk的源延迟。最后需要注意的是，-reference_pin选项不能和即将谈到的-network_latency_included和-source_latency_included选项一起使用。

包含源、网络延迟

默认情况下，在进行端口的时序分析时，参考时钟的延迟会被考虑进来。对于理想时钟，延迟包括了源延迟和网络延迟；对于传播时钟，延迟只包括了源延迟，下面对此举例说明。

首先使用下面的命令，设置时钟clk的网络延迟为0.05，目前它拥有1源延迟和0.05网络延迟。

set_clock_latency 0.05 [get_clock clk]

图9 建立时间时序报告

从时序报告中可以看出，clock network delay包含了时钟clk的源延迟1+网络延迟0.05。下面我们使用-network_latency_included选项表示时钟的网络延迟已经被包含在delay_value中了，则STA时就不会重复计算网络延迟，如图10、图11所示。

set_output_delay 0.6 -network_latency_included -clock [get_clock clk] [get_port d]

图10 输出端口延迟报告

图11 建立时间时序报告

图11中展示的时序报告显示捕获时钟的clock network latency只包含了时钟clk的源延迟，而没有包含网络延迟，可以理解为网络延迟被包括在输出延迟0.6中，原本想指定的输出延迟是0.65，因为要包含了网络延迟而减了0.05（捕获时钟的网络延迟会使时序分析更容易满足，映射到输出延迟就是输出延迟减小了）。

注意，-network_latency_included选项只能对理想时钟有效，因为默认情况下，传播时钟的clock network latency本就只包含源延迟（除非使用-reference_pin，但-reference_pin不能与这两个选项一起使用）。

-source_latency_included选项与-network_latency_included选项的用法相似，不同的是，其对理想时钟和传播时钟都有用（很好理解，因为在任何情况下，源延迟是两类时钟共有的）。

指定电平敏感

-level_sensitive选项指定使用假象的外部捕获锁存器，这允许针对锁存器时序进行特殊的分析。如果不指定该选项，则默认使用假象的外部捕获触发器。

指定上升、下降沿

-rise选项用于指定延迟值作用于端口的上升沿、-fall选项用于指定延迟值作用于端口的下降沿。如果这两个选项都没有指定，延迟同时作用于时钟的上升沿和下降沿（相当于它们同时指定）。

下面的命令改变输出端口d的上升沿输出延迟为0.8，如图12所示。此时的时序报告如图13所示。

set_output_delay 0.8  -rise -clock [get_clock clk] [get_port d]

图12 输出端口延迟报告

图13 建立时间时序报告

指定最大、最小条件

-max选项用于指定延迟值作用于最大路径时序分析（一般情况下，这指建立时间分析），-min选项用于指定延迟值作用于最小路径时序分析（一般情况下，这指建立时间分析）。如果这两个选项都没有指定，延迟同时作用于最大路径和最小路径时序分析（相当于它们同时指定）。

· 下面的命令改变输出端口d的最大输出延迟为0.9，最小输出延迟为0.5，如图14所示。此时的建立、保持时序报告如图15、图16所示。

set_output_delay 0.9 -max -clock [get_clock clk] [get_port d]
set_output_delay 0.5 -min -clock [get_clock clk] [get_port d]

图14 输出端口延迟报告

图15 建立时间时序报告

图16 保持时间时序报告

我们的目的是模拟一个假象的捕获触发器，并满足其保持时间，但由于DC并不知道这个假象的捕获触发器的捕获时间，所以需要将保持时间也包含在输出延迟值中，例如此时的输出延迟值0.5可能是外部组合逻辑0.55减去假象的捕获触发器的建立时间0.05，因为外部组合逻辑使得保持时间更容易满足，即减少信号需要保持的时间。