本文主要是介绍AXI4的网格设计Block Design，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
一、引出时钟和时钟复位
然后同样的把主接口和从接口的两个时钟和两个reset信号连接在一起。
二、分配地址
三、验证设计
点击图中的Validate Design验证设计，如果不对的话会有报错
报错如下
四、Generate Output Product和Creat HDL Wrapper
4.1 Generate Output Product（产生verilog代码）
4.2 Creat HDL Wrapper(包装)
五、写一个Testbench
这篇关于AXI4的网格设计Block Design的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
