用verilog实现加法器

本文主要是介绍用verilog实现加法器，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

用verilog实现加法器

 

加法器是组合逻辑电路中的常见器件，了解其结构很有必要。

解决加法问题的根本是解决进位问题，解决进位问题的根本是理解加法竖式。比如计算二进制加法 1001（reg[3:0] in1） + 1101（reg[3:0] in2）。先计算个位in1[0]+in2[0] = 1+1，此时有两个输出，一个是最终结果的末位，应该输出0，这里记录out[0] = 0；还有就是下一位的进位，此时有进位，应该输出1，这里记录c[1] = 1。而在计算第二位的时候，应该是三个数相加 in1[0] + in2[0] + c[1] = 0 + 0 + 1,此时应该输出 out[1] = 1,c[2] = 0。后面对第三位，第四位等的操作类似。

 

所以加法器（也就是全加器）是由多个半加器组合形成的。

首先介绍半加器。半加器有三个输入，in1，In2（两个数据输入）和inc（一个进位输入）；两个输出out（最终结果） 和 outc（进位输出）

半加器真值表

in1	in2	inc	out	outc
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

可以根据卡诺图得到输出与输入的逻辑表达式：

out = in1⊕in2⊕inc

outc = (in1&in2)|(in1&inc)|(inc&in2)

半加器模块verilog代码

module HalfAdder(in1, in2, inc, out, outc);input in1, in2, inc;
output outc, out;assign out = in1^in2^inc;
assign outc = (in1&in2)|(in1&inc)|(inc&in2);endmodule

半加器设计好了之后就需要组成全加器，最终实现对2个8bit的数据的加法运算

全加器verilog代码

module FullAdder(in1, in2, inc, out, outc);input [7:0] in1, in2;
input inc;
output [7:0] out;
output outc;wire [7:0]  c;HalfAdder adder0(.in1(in1[0]), .in2(in2[0]), .inc(inc), .out(out[0]), .outc(c[0]));
HalfAdder adder1(.in1(in1[1]), .in2(in2[1]), .inc(c[0]), .out(out[1]), .outc(c[1]));
HalfAdder adder2(.in1(in1[2]), .in2(in2[2]), .inc(c[1]), .out(out[2]), .outc(c[2]));
HalfAdder adder3(.in1(in1[3]), .in2(in2[3]), .inc(c[2]), .out(out[3]), .outc(c[3]));
HalfAdder adder4(.in1(in1[4]), .in2(in2[4]), .inc(c[3]), .out(out[4]), .outc(c[4]));
HalfAdder adder5(.in1(in1[5]), .in2(in2[5]), .inc(c[4]), .out(out[5]), .outc(c[5]));
HalfAdder adder6(.in1(in1[6]), .in2(in2[6]), .inc(c[5]), .out(out[6]), .outc(c[6]));
HalfAdder adder7(.in1(in1[7]), .in2(in2[7]), .inc(c[6]), .out(out[7]), .outc(c[7]));assign outc = c[7];endmodule

全加器testbench

`timescale 1ns/1ns
module FullAdder_TB;reg[7:0] IN1,IN2;
reg INC;wire[7:0] OUT;
wire OUTC;
wire[4:0] CURRENT_STATE;parameter DELAY = 100;
integer i,j;FullAdder fulladder_TB(.in1(IN1), .in2(IN2), .inc(INC), .out(OUT), .outc(OUTC));initial 
beginINC = 0;IN1 = 0;  IN2 = 0;for(i = 0;i < 1000;i = i + 1)for(j = 0;j < 1000;j = j + 1)begin#DELAY IN1 = i;IN2 = j;endendendmodule

仿真波形图

这篇关于用verilog实现加法器的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！

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