Vivado ML 2021.1 安装包下载

2024-01-12 01:32
文章标签 下载 安装包 vivado ml 2021.1

本文主要是介绍Vivado ML 2021.1 安装包下载，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

Vivado ML 2021.1 安装包下载

（Full Product Installation）

官网下载地址

网盘链接提供

以下为更新介绍

Vivado ML 新增功能（按类别划分）

展开以下部分，进一步了解 Vivado® ML 2021.1 的新功能和增强功能。

器件支持

  • Versal™ AI Core 系列： - XCVC1902 和 XCVC1802
  • Versal Prime 系列： - XCVM1802
  • Virtex® UltraScale+™ HBM 器件：XCVU57P

安装与许可

  • Flexlm 版本升级到 11.17.2.0
    • 仅支持 64 位 Linux 及 Windows 版本
    • 使用浮动许可证的客户必须将许可证实用程序升级到 Flexlm 11.17.2.0

IP Integrator

  • 模块设计容器

    • 2021.1 是模块设计容器的生产版本。
    • 支持模块化设计，以实现可重复使用
    • 允许团队设计
    • 在项目模式下启用 DFX 流程
    • 能够指定仿真和综合的变体
    • 针对顶级 BD 的 BDC 进行地址管理

  • 基于 ML 进行资源估算

    • 为 IP 和 BD 提供实时的 IP 资源估计数
    • 使用本地 IP 目录和 IPI 目录

  • Vivado 商店

    • 从 GitHub 下载电路板和示例设计
    • 第三方开发板合作伙伴可为这些存储库做出与 Vivado 版本异步的贡献

  • IP/IPI 版本控制改进

    • 将较早的 Vivado 项目迁移至新的目录结构

  • CIPS 3.0

    • 为层级模型的 CIPS 进行 IP 重构
    • 全新模块化用户界面

  • Vivado 文本编辑器 — Sigasi 后端

    • 语言协议服务器支持：
      • 自动完成
      • 进入定义/查找用法
      • 工具提示
      • 缩进（仅适用于 VHDL）
      • 键入时的语法错误和警告
      • 代码折叠
      • 语义突显

  • CIPS 和 NoC 的 IPI 设计辅助

    • 为 NoC 和 CIPS 连接提供直观的模块自动化

    • 允许更便捷的创建能够访问连接到设备或在电路板上提供的所有可用内存的设计，例如 DDR 和 LPDDR

  • 通过互连分配非 2 次幂 DDR

    • IPI 现在可使用一个或多个 SmartConnect IP 跨地址路径分配非 2 次幂 (NPOT) 地址

IP 增强功能

  • IP 打包器增强

    • 增强了打包器客户体验
      • IPI/定制 IP 中的自定义接口连接
      • 打包器中的 XPM 内存
      • 能够在封装 (IP) 的打包器中，从目录将文件标记为 SV 或 VHDL-2008
    • 可将封装的 RTL IP 作为 Vitis 内核的生产版本
      • IP 打包器中的内核专用 DRC
      • 简单易用
      • 在这些封装的 IP 中保存元数据，以供 Vitis 内核使用

  • IP 增强功能 — 数据中心

    • PCIe 子系统

      • Versal Premium 中 CPM5、PL PCIE5 和 GTYP 的早期访问支持

      • 在 Versal CIPS 验证 IP (VIP) 中提供 CPM4 支持，以便进行仿真

    • 算法 CAM IP 介绍
      • US+ 器件的 EA
    • 动态读取模式功能的 AXI IIC 改进
    • SmartConnect 支持非二次幂地址范围
    • UG643 中的 XilSEM 库 API 版本与文档
    • SEM IP 内核器件可为 US+ 器件提供新增支持

  • IP 增强功能 — 视频与影像

    • 视频与影像接口 IP
      • CSI TX 子系统新增 YUV422 10bit 支持
      • DisplayPort 子系统新增 HDCP2.2/2.3 中继器特性支持
      • HDMI2.1（控制访问）不仅新增动态 HDR 支持，而且还增强了游戏特性（VRR、FVA、QMS 和 ALLM）
    • 新 IP：失真处理器用于数字化处理图像
      • 支持梯形失真、桶型及枕形失真和任意失真
      • 缩放：0.5 倍、1 倍和两倍；旋转：-90 度到 +90 度
      • 分辨率从 320 x 240 到 3840 x 2160，支持多通道
      • 输入输出：8/10/12 bpc YUV、RGB

  • IP 增强功能 — 有线

    • 100G 多速率以太网子系统 — MRMAC
      • 10G/25G/40G/50G/100G 以太网 NRZ GTM
      • MRMAC 25G 以太网（-1LP）
      • Versal Premium 早期访问 IP GTYP/GTM 比特流生成
    • 600G 多速率以太网子系统 — DCMAC
      • 6x100GE CAUI-4 NRZ GTYP/GTM (4x25.78125G)、6x100GE 100GAUI-4 NRZ GTYP/GTM (4x26.5625G)、6x100GE 100GAUI-2 PAM-4 GTM (2x53.125G)、4x100GE 100GAUI-2 PAM-4 GTM (2x53.125G)
      • 3x200GE 200GAUI-8 NRZ GTYP/GTM (8x26.5625G)、3x200GE 200GAUI-4 PAM-4 GTM (4x53.125G)、2x200GE 200GAUI-4 PAM-4 GTM (4x53.125G)
      • x400G 400GAUI-16 NRZ GTYP/GTM (16x26.5625G)、1x400GE 400GAUI-8 PAM-4 GTM (8x53.125G)
      • Versal Premium 早期访问 IP GTYP/GTM 比特流生成
    • 集成型 HSC 示例设计（因导出合规性控制在 Vivado 外提供的专区）— 补丁将于 6 月 30 日发布
      • 1x400G BulkCrypto、2x200G BulkCrypto、4x100G BulkCrypto
      • 1x400G MACSec、2x200G MACSec、4x100G MACSec
      • 1x400G IPSec、2x200G IPSec、4x100G IPSec

  • IP 增强功能 — 无线

    • O-RAN
      • IP 核中的静态/动态压缩/解压缩功能（BFP + 调制）
      • 支持 LTE Section Extension Type 3 信息的新接口，可通过单个接口提供外部 LTE 预编码块
      • 支持每个插槽的波束 ID 映射（除每个符号方法现有的外）
      • 支持 DL Section Type 3 消息
      • 添加至 PDxCH BID 端口的 Section Type 0
      • PRACH IF 应用分段和全新抗歪斜缓冲区
      • 最大以太网数据包大小增加到 16000 字节（支持 9600 字节超大帧）
      • 有限测试版早期访问 O-RAN + 波束形成参考设计（7/8 月）

  • IP 增强功能 — 存储

    • NVMeHA 现在支持 Versal 和 VU23P 器件
    • NVMeHA 现在支持 Versal 和 VU23P 器件
    • ERNIC 现在支持 Versal
      • MRMAC 的本地连接
    • AES-XTS 只按特殊要求提供

  • IP 增强功能 XPM

    • XPM_Memory 和 EMG 现在支持所有的 URAM 大小
    • XPM_Memory 和 EMG 现在支持混合 RAM 组合
      • 使用 ram_style = “mixed”
    • XPM_Memory 和 XPM_FIFO 允许禁用断言，以获得更广泛的仿真支持

  • IP 增强功能 — 向导

    • 生成 Versal GTY 向导
    • Versal GTYP 向导可作为 EA 提供
    • Versal GTM 向导可作为 EA 提供

Vitis HLS

  • Vitis HLS 2021.1 – 量产 Versal 支持
  • Versal 时序校准以及 DSP 模块本地浮点运算的全新控制
  • 扇出逻辑较低的可刷新流水线选项（自由运行流水线又称 frp）
  • 增强的自动内存分区算法和全新 config_array_partition 选项
  • GUI 与融合视窗中的全新“流程导航器”可用于综合、分析与调试
  • Vitis 流程“永不停止”数据流内核支持低运行时开销
  • 带热图的函数调用图形查看器支持 II、时延和 DSP/BRAM 利用率
  • BIND_OP 和 BIND_STORAGE 的全新综合报告部分
  • 改进了数据驱动的 pragma 处理，可获得更高的一致性
  • Vivado 报告和全新导出 IP 小部件，将选项传给 Vivado
  • C 语言综合后的全新文本报告，将反映 GUI 信息

逻辑综合

ML 模型集成

  • 用于预测和选择优化的机器学习模型
    • 为 Versal 设计实现 30% 的编译加速

全新综合功能

  • XPM_MEMORY 支持异构 RAM 映射

    • 使用所有器件资源类型映射的内存阵列：UltraRAM、Block RAM 和 LUTRAM

    • 充分利用所有资源

    • 使用参数或通用：MEMORY_PRIMITIVE（“混合”）

    • 不支持 WRITE_MODE = NO_CHANGE

    • VHDL-2008：针对 to_string() 函数提供的全新支持

    • 日志报告包括 IP 通用与参数的 RTL 覆盖

实现

实现过程中的机器学习模型

  • 预测路由拥塞和路由延迟
  • 布局估算与实际路由之间的更好相关性，更好的 Fmax 和更短的编译时间

opt_design -resynth_remap

  • 以时序为导向的全新逻辑锥重新综合优化可减少逻辑层

在按 XDC 属性布置时，手动重新定时 LUT 和寄存器

  • PSIP_RETIMING_BACKWARD
  • PSIP_RETIMING_FORWARD

Versal 器件的全新功能

  • 校准的 Deskew 在器件启动前调整时钟网络延迟拍，以进一步最大限度减少歪斜
  • 自动流水线插入可将路径上的时钟速度提高……
    • 在 PL 和 NoC 之间，在 PL 和 AI 引擎之间
    • 可以从 AXI Regslice IP 提供，也可以通过使用自动流水线属性提供
    • 为流水线路径增加时延
  • 来自位移寄存器基元 (SRL) 的弹性流水线
  • 流水线围绕 SRL 构建，其可容纳多余的流水线阶段
  • 布局工具基于来源和目标布局构建理想的流水线
  • 阶段可以从 SRL 中取出，扩大覆盖范围
  • 阶段可由 SRL 吸入，缩短流水线，从而缩小覆盖范围
  • 保留流水线路径上的时延

智能设计运行：

  • 智能设计运行 (IDR) 可为功能强大的全新自动时序收敛流程提供按钮访问
    • report_qor_suggestions
    • ML 战略预测
    • 增量编译
  • 可在 Vivado 项目中提供，并可通过右键点击菜单选择一个时序发生故障的实现运行启动。IDR 报告控制面板可显示流程的详细进度，并可提供相关报告的超链接。为时序收敛有困难的用户提供了一个良好的选项
    • QoR 收益平均超过 10%

报告 QoR 建议 (RQS) 改进

  • 涉及 DFX 的 QoR 建议
    • 静态锁定时，只提供 DFX 模块的建议
    • 没有扰乱 DFX 边界的建议
    • 综合建议正确限定了全局或脱离环境运行的范围
  • 评估随交互式 report_qor_suggestions (RQS) GUI 报告提供

时序报告中的方法违规

  • 时序报告现在包括报告方法摘要

    • 引起对方法违规的注意
    • 忽视的方法违规可能会导致时序故障

  • 包括

    • 最新 report_methodology 运行的方法违规摘要

    • 与设计检查点一起存储的方法违规摘要

全新约束报告特性

  • report_constant_path：用于识别在单元和引脚上观察到的常量逻辑值来源的新命令
    • report_constant_path
    • report_constant_path -of_objects [get_constant_path ]

Dynamic Function eXchange

Versal 的 DFX

  • Versal DFX 流程提供有生产状态
    • 编译 DFX 设计，从模块设计到器件映像创建
    • 使用 Vivado IPI 模块设计容器 (BDC) 创建 Versal DFX 设计
  • 在 Versal 中使用 DFX IP，就像使用 UltraScale、UltraScale+ 一样
    • DFX 去耦器 IP、DFX AXI 关断管理器 IP，用于隔离非 NoC 接口
  • 所有可编程逻辑均为部分可重新配置
    • 从 NoC 到时钟，再到硬块
  • 支持 AIE 全阵列 Dynamic Function eXchange
    • 通过 Vitis 平台流程提供支持

DFX 的 BDC

  • 在 IP Integrator 中发布的 DFX 的模块设计容器 (BDC)
    • 支持所有架构，对 Versal 而言至关重要
  • 将模块设计布置在模块设计中，以便创建并处理 DFX 设计
    • UG947 将为 Zynq UltraScale+ 和 Versal 器件提供 IPI BDC 教程
    • 更多 DFX 教程将在 GitHub 上提供

使用 DFX 的经典 SoC 启动流程

  • 为 Versal 设计提供的经典 SoC 启动流程
    • 帮助用户在加载可编程逻辑之前，快速启动其基于 DDR 的处理子系统和内存，以运行 Linux
    • 在 Versal 中单独进行事件编程，仿真 Zynq 启动流程
    • 该流程中使用的 Auto-Pblock 生成
    • 与 CPM 不兼容

面向 CPM4 的 Versal Tandem 配置

  • 为 CPM4 提供 Tandem PROM 和 Tandem PCIe

  • 需要 PCIe 端点 120ms 配置的用户现在可选择

    CIPS 自定义 GUI，以便选择 Tandem 配置模式

    • Tandem PROM — 从闪存加载两个阶段
    • Tandem PCIe — 从闪存加载阶段 1，
      通过 DMA 在 PCIe 链路上加载阶段 2
    • 无 — 标准启动

在 UltraScale+ 中为嵌套 DFX 设计提供的抽象 Shell 支持

  • 使用嵌套 DFX (pr_subdivide) 将可配置分区 (RP) 细分为多个嵌套 RP
  • 为每个嵌套 RP 创建抽象 Shell (write_abstract_shell)
  • 通过使用每个嵌套 RP 的抽象 Shell 加速其实现

仿真

  • VHDL-2008 增强功能

    • 无约束阵列
    • ·条件运算符
    • 一元减少运算符

  • 支持代码覆盖

    • Write_xsim_coverage 命令支持写入中间覆盖率数据库

硬件调试

SmartLynq+ 模块

  • 针对 Versal 高速调试端口 (HSDP) 进行了优化
    • 更快的器件编程及内存访问
    • 高速数据上传和下载
    • 数据存储：模块上提供 14GB DDR 内存
  • 201条 支持高速调试端口
    • 能够通过 USB-C 连接器连接基于 Aurora 的 HSDP
  • PC4 和基于 USB 的 JTAG
  • 串行 UART 支持

ChipScopy

  • ChipScope 的开源 Python API
    • 控制 Versal 器件与调试内核并与其通信
    • Vivado 不需要使用，只需一个 PDI/LTX
    • 优势
      • 构建自定义调试接口
      • Python 生态系统接口

这篇关于Vivado ML 2021.1 安装包下载的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！


http://www.chinasem.cn/article/596361。

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