本文主要是介绍「Verilog学习笔记」 Johnson Counter，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
专栏前言
本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网
`timescale 1ns/1nsmodule JC_counter(input clk ,input rst_n,output reg [3:0] Q
);always @ (posedge clk or negedge rst_n) begin if (~rst_n) Q <= 0 ;else Q <= {~Q[0], Q[3:1]} ; endendmodule这篇关于「Verilog学习笔记」 Johnson Counter的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
