本文主要是介绍基于FPGA的HDMI编码模块设计——OSERDESE2，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
前文通过ODDR实现了HDMI数据编码的单沿与双沿采样的转换，如下图1所示：
上图先通过拼接逻辑和并串转换，将10位并行数据先转换为2路串行数据，然后通过ODDR将两路串行的单沿数据转换为1路双沿采样的串行数据。Xilinx还存在一个原语，可以直接将并行的单沿数据转换为串行的双沿采样数据，与ODDR复用相同的硬件资源OLOGIC，就是OSERDESE2原语。
前文已经对该原语做了详细讲解和仿真，本文通过该原语简化dvi_transmitter模块的代码设计，对应的框图如下图2所示：
serializer_10_to_1模块内部封装了两个OSERDESE2原语，把10位单沿采样的并行数据转换为双沿采样的串行数据，并行数据与clk对齐，串行数据与clk_5x对齐，clk_5x的频率是clk的5倍。
dvi_transmitter模块模块的参考代码如下所示：
module dvi_transmitter(input clk ,//系统时钟信号，input clk_5x ,//频率为系统时钟5倍的时钟信号；input rst ,//系统复位，高电平有效；input [23 : 0] video_din ,//RGB888视频输入信号；input video_hsync ,//行同步信号；input video_vsync ,//场同步信号；input video_de ,//像素使能信号；output tmds_clk_p ,// TMDS 时钟通道output tmds_clk_n ,output [2 : 0] tmds_data_p ,// TMDS 数据通道output [2 : 0] tmds_data_n ,output tmds_oen // TMDS 输出使能
); wire [9 : 0] tms_out [3 : 0] ;wire [3 : 0] tmds_data_serial;wire [3 : 0] tmds_out_p ;wire [3 : 0] tmds_out_n ;assign tmds_oen = 1'b1;//将双向的HDMI接口设置为输出。//对三个颜色通道进行编码dvi_tmds_encoder u_dvi_tmds_b (.clk (clk ),//系统时钟信号；.rst (rst ),//系统复位信号，高电平有效；.din (video_din[7:0] ),//输入待编码数据;.c0 (video_hsync ),//控制信号C0;.c1 (video_vsync ),//控制信号c1;.de (video_de ),//输入数据有效指示信号；;.q_out (tms_out[0][9:0]) //编码输出数据;);dvi_tmds_encoder u_dvi_tmds_g (.clk (clk ),.rst (rst ),.din (video_din[15:8]),.c0 (1'b0 ),.c1 (1'b0 ),.de (video_de ),.q_out (tms_out[1][9:0]));dvi_tmds_encoder u_dvi_tmds_r (.clk (clk ),.rst (rst ),.din (video_din[23:16]),.c0 (1'b0 ),.c1 (1'b0 ),.de (video_de ),.q_out (tms_out[2][9:0]));assign tms_out[3][9 : 0] = 10'b11_1110_0000;//时钟信号编码后的数据为10'b11_1110_0000；generategenvar i;for(i=0 ; i<4 ; i = i + 1)begin : SER//对编码后的数据进行并串转换;serializer_10_to_1 u_serializer(.rst (rst ),// 复位,高有效.clk (clk ),// 输入并行数据时钟.clk_5x (clk_5x ),// 输入串行数据时钟.paralell_data (tms_out[i][9:0] ),// 输入并行数据.serial_data_out (tmds_data_serial[i]) // 输出串行数据);//转换差分信号;OBUFDS #(.IOSTANDARD ("TMDS_33" )//I/O电平标准为TMDS)TMDS0 (.I (tmds_data_serial[i]),.O (tmds_out_p[i] ),.OB (tmds_out_n[i] ) );endendgenerateassign tmds_clk_p = tmds_out_p[3];assign tmds_clk_n = tmds_out_n[3];assign tmds_data_p = tmds_out_p[2 : 0];assign tmds_data_n = tmds_out_n[2 : 0];endmodule
一个OSERDESE2原语最多只能把8位并行数据转换为串行数据输出，此处需要将10位并行数据转换位串行数据，所以需要两个OSERDESE2原语级联，关于OSERDESE2原语的使用方法请查看前文对该原语的讲解及仿真。此处级联的框图如下所示：
对应代码如下所示：
module serializer_10_to_1(input rst ,//复位,高有效;input clk ,//输入并行数据时钟;input clk_5x ,//输入串行数据时钟;input [9:0] paralell_data ,//输入并行数据;output serial_data_out //输出串行数据;
);wire [1 : 0] cascade ;//两个OSERDESE2级联的信号;//例化OSERDESE2原语，实现并串转换，Master模式;OSERDESE2 #(.DATA_RATE_OQ ( "DDR" ),//设置双倍数据速率;.DATA_RATE_TQ ( "SDR" ),//DDR, BUF, SDR;.DATA_WIDTH ( 10 ),//Parallel data width (2-8,10,14);.SERDES_MODE ( "MASTER" ),//设置为Master，用于10bit宽度扩展;.TBYTE_CTL ( "FALSE" ),//Enable tristate byte operation (FALSE, TRUE);.TBYTE_SRC ( "FALSE" ),//Tristate byte source (FALSE, TRUE);.TRISTATE_WIDTH ( 1 ) //3-state converter width (1,4);)OSERDESE2_Master (.CLK ( clk_5x ),//串行数据时钟,5倍时钟频率;.CLKDIV ( clk ),//并行数据时钟;.RST ( rst ),//1-bit input: Reset;.OCE ( 1'b1 ),//1-bit input: Output data clock enable;.OQ ( serial_data_out ),//串行输出数据;.D1 ( paralell_data[0] ),//D1 - D8: 并行数据输入;.D2 ( paralell_data[1] ),.D3 ( paralell_data[2] ),.D4 ( paralell_data[3] ),.D5 ( paralell_data[4] ),.D6 ( paralell_data[5] ),.D7 ( paralell_data[6] ),.D8 ( paralell_data[7] ),.SHIFTIN1 ( cascade[0] ),//SHIFTIN1 用于位宽扩展;.SHIFTIN2 ( cascade[1] ),//SHIFTIN2;.SHIFTOUT1 ( ),//SHIFTOUT1: 用于位宽扩展;.SHIFTOUT2 ( ),//SHIFTOUT2;.OFB ( ),//以下是未使用信号;.T1 ( 1'b0 ),//T1 - T4: 1-bit (each) input: Parallel 3-state inputs;.T2 ( 1'b0 ),.T3 ( 1'b0 ),.T4 ( 1'b0 ),.TBYTEIN ( 1'b0 ),//1-bit input: Byte group tristate;.TCE ( 1'b0 ),//1-bit input: 3-state clock enable;.TBYTEOUT ( ),//1-bit output: Byte group tristate;.TFB ( ),//1-bit output: 3-state control;.TQ ( ) //1-bit output: 3-state control;);//例化OSERDESE2原语，实现并串转换，Slave模式;OSERDESE2 #(.DATA_RATE_OQ ( "DDR" ),//设置双倍数据速率;.DATA_RATE_TQ ( "SDR" ),//DDR, BUF, SDR;.DATA_WIDTH ( 10 ),//Parallel data width (2-8,10,14);.SERDES_MODE ( "SLAVE" ),//设置为Slave，用于10bit宽度扩展;.TBYTE_CTL ( "FALSE" ),//Enable tristate byte operation (FALSE, TRUE);.TBYTE_SRC ( "FALSE" ),//Tristate byte source (FALSE, TRUE);.TRISTATE_WIDTH ( 1 ) //3-state converter width (1,4);)OSERDESE2_Slave (.CLK ( clk_5x ),//串行数据时钟,5倍时钟频率;.CLKDIV ( clk ),//并行数据时钟;.RST ( rst ),//1-bit input: Reset;.OCE ( 1'b1 ),//1-bit input: Output data clock enable;.OQ ( ),//串行输出数据;.D1 ( 1'b0 ),//D1 - D8: 并行数据输入;.D2 ( 1'b0 ),.D3 ( paralell_data[8] ),.D4 ( paralell_data[9] ),.D5 ( 1'b0 ),.D6 ( 1'b0 ),.D7 ( 1'b0 ),.D8 ( 1'b0 ),.SHIFTIN1 ( ),//SHIFTIN1 用于位宽扩展;.SHIFTIN2 ( ),//SHIFTIN2;.SHIFTOUT1 ( cascade[0] ),//SHIFTOUT1: 用于位宽扩展;.SHIFTOUT2 ( cascade[1] ),//SHIFTOUT2;.OFB ( ),//以下是未使用信号;.T1 ( 1'b0 ),//T1 - T4: 1-bit (each) input: Parallel 3-state inputs;.T2 ( 1'b0 ),.T3 ( 1'b0 ),.T4 ( 1'b0 ),.TBYTEIN ( 1'b0 ),//1-bit input: Byte group tristate;.TCE ( 1'b0 ),//1-bit input: 3-state clock enable;.TBYTEOUT ( ),//1-bit output: Byte group tristate;.TFB ( ),//1-bit output: 3-state control;.TQ ( ) //1-bit output: 3-state control;);endmodule
将上述实现的dvi_transmitter模块替换FPGA实现HDMI编码接口的dvi_transmitter模块，图4是serializer_10_to_1模块的仿真结果，根据前文对OSERDESE2的讲解，在10：1双沿转换情况下，输出数据相对输入数据会延迟4个clk_5x时钟，下图中第一个clk上升沿采集数据为10’b1000000000，经过4个clk_5x周期后，开始输出采集数据最低位，在clk_5x每个边沿输出一位采集的数据，一次输出0000000001，故仿真正确。
dvi_transmitter模块仿真结果如下图5所示，与使用ODDR仿真时基本一致，不再赘述，详情打开工程后自行仿真。
工程上板程序如图6所示，与ODDR的工程一致。
使用OSERDESE2原语比ODDR原语更加简单，所以更加推荐。
需要本文工程在后台回复”基于FPGA的HDMI接口设计”（不包括引号），选择OSERDESE2实现的文件即可。
这篇关于基于FPGA的HDMI编码模块设计——OSERDESE2的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
