「Verilog学习笔记」根据状态转移写状态机-三段式

本文主要是介绍「Verilog学习笔记」根据状态转移写状态机-三段式，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

状态机可以分为Moore状态机和Mealy状态机。

• Moore状态机：输出只由当前状态决定
• Mealy状态机：输出由当前状态和当前的输入共同决定。

三段式状态机是指当前状态切换、次态切换和输出更新分别由不同的块控制。
本题是一个Mealy状态机。在所有状态下，

当输入data==0时，次态不变；

当输入data==1时，次态顺序切换。

`timescale 1ns/1nsmodule fsm1(input wire clk  ,input wire rst  ,input wire data ,output reg flag
);
//*************code***********//parameter S0 = 0, S1 = 1, S2 = 2, S3 = 3 ; reg [1:0] state, nstate ; // 当前状态切换always @ (posedge clk or negedge rst) begin if (~rst) state <= S0 ; else state <= nstate ; end// 次态切换always @ (*) begin if (~rst) nstate <= S0 ; elsecase (state) S0 : nstate = data ? S1 : S0 ; S1 : nstate = data ? S2 : S1 ;S2 : nstate = data ? S3 : S2 ; S3 : nstate = data ? S0 : S3 ; default : nstate = S0 ; endcaseend// 输出更新always @ (posedge clk or negedge rst) begin if (~rst) flag <= 0 ; else case (state) S0 : flag <= 0 ; S1 : flag <= 0 ; S2 : flag <= 0 ; S3 : flag <= data ; default : flag <= 0 ; endcaseend//*************code***********//
endmodule

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