本文主要是介绍hdlbits系列verilog解答(向量反序）-17，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
文章目录
- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
给定一个 8 位输入向量 [7：0]，反转其位顺序。思路：将输入的高位置于输出的低位，不能直接使用 assign out = in[0:7];，
使用级联将输入向量的每一位反过来与out连接。
二、verilog源码
module top_module(
input [7:0] in,
output [7:0] out
);
assign out = {in[0], in[1], in[2], in[3], in[4], in[5], in[6], in[7]};
endmodule
三、仿真结果
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