Marin说PCB之TP测试的Layout设计要求

本文主要是介绍Marin说PCB之TP测试的Layout设计要求，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

提及到TP点这个器件想必诸位道友们肯定不会陌生吧，我们的单板在量产之前都是需要做很多测试的，一般在产品研发的A版本和B版本的时候都是需要在单板上加上这个器件的。小编我最近在做一个改板，项目组为了降本增效，把单板的尺寸缩小了很多，所以很多模块都需要压缩了，小编我在细化压缩一个MCU模块布局，做完了我邮件发给了英国伦敦的同事约翰，他看完飞书给我说了虽然现在的MCU模块的布局看上去是小了很多，到是你的TP点之间的间距太近了，而且TP点离器件也是比较近的，这个需要改一下，这个规则上面是有的，你打开软件的规则放置布局就好了。

单板的软件上确实是设置了关于TP点的间距规则的，74.8MIL大概是1.9MM。

单板上有的地方确实做到了，如下图所示：

但是这个MCU模块比较空间压缩的比较小，很多的TP点都是没有满足这个要求的。

MUC那边的TP点的布局如下所示：TP点的边缘间距才25MIL。

但是规则上面已经设置了是中心到中心至少满足1.9MM的间距要求的，还是要尽量保持间距，不然他们那边的SMT也是没法测试。小编我之所以关掉DRC规则主要原因是我的笔记本电脑太卡了，而且连接的VPN还是外网，因为他们那边更新库都是需要在中心库里面操作的，我一般不更新网表就把VPN给关掉了，这个也就造成了这个事情的主要原因了。这个TP点的间距规则也不是全部通用的。但是有时候你的单板空间很小，这个要求你就很难满足了，有时候需要去均衡一下。

单板的PCB版图如下所示：

单板上的TP点的尺寸如下所示：直径是0.5MM

这样的布局空间你的TP点就很难满足一些比较严格的设计要求了，单板后面在SMT阶段的时候也给贴片厂那边一起开会讨论了一下，起初他们那边给出的意见如下所示：

但是要是都按照他们的那边的规范来做，这个单板上的布局空间就不够了，需要加大板框的尺寸的，这个PM那边的肯定是不会同意的，也不可能会同意这样做的。后面又和他们那边讨论一番，最终的解决方案如下：

既然本期内容说到这个TP点了，下面就给大家分享一些在PCB设计中需要注意要点：

一，布局上的:

1,首先TP之间的距要求可以之前的设计经验：试点与测试点之间中心距需≥1.25mm。该要求为供应商推荐，可确保ICT测试稳定性的最低标准要求。这个也要看你的TP点的直径是多少，一般TP点推荐的直径是1MM的，但是这个不是死的规则，这个是可以商量的。

2，TP测试点应均匀分布在PCB上，这样可以减少探针压应力集中。如下图所示这样就比较好一些，TP点没有都完全集中分部在某个区域。

3，TP测试点与元件需保持1.27mm以上的安全距离是比较好的, 这样就可以避免探针和元件撞击了。

4，TP测试点这一面不能放摆放高度超过5mm的元器件（这个我建议还是找产线那边的负责人要一下准确的数据比较好），主要原因是一些电子元器件过于高的话有可能会引起在线测试夹具探针对TP点的接触不良。

5，空间允许的话尽量把TP点放置在的单板的一面，没有太多布局空间的话可以允许两面都能放置TP点，但是记得要均匀摆放，不要把TP点集中布局在一起。

6，TP点是不允许摆放在其他器件本体里面的。之前就遇到这个案例布局的时候把TP点放置在一颗EMMC器件的本体里面了。

二，布线上：

1，高速差分线线上是不能加TP点的，主要原因是高速线在经过TP的时候其阻抗是变低的，信号容易发生反射，震荡等。至于高速线的阻抗经过TP点的时候为啥会变低，其原因可以参考类似高速线经给AC电容的时候阻抗变低的原理是一样的，主要是在其TP点位置走线的线宽变大，寄生电容C增加，造成其特性阻抗Z变低了。

2，一级电感的SW区域那边小编我是不建议大家加上TP点，主要是这个地方加了之后就会把SW区域加大了，会造成SW这个区域与其他线路产生进场耦合等EMI问题。

一般的这个SW区域的LAYOUT推荐做法是：

A,铜厚度和走线宽度应足够，以满足电流需求。

B,走线长度应尽可能短，以最大程度地减少与其他电路产生近场耦合。

3，若有项目有改版计划，则之前的原有之TP点尽可能保持位置不变, 不然需重开治具又要花费一笔钱了，项目的PM肯定会约你喝下午茶的。

4，单端高速信号加TP的话只能允许加在其走线路径上，不能出现有Stub。有些硬件工程师做的比较好直接就把这个规范加在了原理图上了，省的PCB工程师后期修改这个意见了，给这种工作风格硬件工程是必须点个赞。

 以上就是本期的所有内容了， 我们下期文章不见不散。

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