UVM寄存器模型使用方法

2024-08-24 03:12

本文主要是介绍UVM寄存器模型使用方法,希望对大家解决编程问题提供一定的参考价值,需要的开发者们随着小编来一起学习吧!

1.寄存器表格

地址

寄存器名字

域名(一个寄存器可包括多个域,域的位宽可不连续)

属性(常用:RO/RW/W1C/W1S/WC)

域位宽

域描述

注:一张完善的寄存器表格是生成寄存器模型的关键

2.根据寄存器表格生产寄存器模型

3.寄存器模型在顶层reg_base_test.sv中例化;

4.编写自定义适配器adapter.sv,主要用于将自定义trans和reg_sequence的trans相互转换,主要包括两个回调task,在顶层reg_base_test.sv中例化;

reg2bus

bus2reg

5.编写自定义bus_agent,至少包括driver和sequencer,在顶层base_env.sv中例化并连接;

6.reg_base_test.sv继承于环境的base_test.sv;

在改test中例化寄存器模型,例化adapter,例化sequence,其中sequence包括各种测试类型的,如RW/RO/W1C等;

在build_phase中例化寄存器模型后,再寄存器复位,再将adapter和env.bugagt.sqr配置到寄存器模型;

在connect_phase中将寄存器模型句柄传递给每个sequence;

以上,寄存器模型的集成基本完成,剩下的工作就是写各种sequence测试。

这篇关于UVM寄存器模型使用方法的文章就介绍到这儿,希望我们推荐的文章对编程师们有所帮助!



http://www.chinasem.cn/article/1101282

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