地平线—征程2(Journey 2-J2)芯片详解(11)—CPU+CoreSight

2024-08-21 03:12

本文主要是介绍地平线—征程2(Journey 2-J2)芯片详解(11)—CPU+CoreSight,希望对大家解决编程问题提供一定的参考价值,需要的开发者们随着小编来一起学习吧!

写在前面

本系列文章主要讲解地平线征程2(Journey 2-J2)芯片的相关知识,希望能帮助更多的同学认识和了解征程2(Journey 2-J2)芯片。

若有相关问题,欢迎评论沟通,共同进步。(*^▽^*)


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地平线—征程2(Journey 2-J2)芯片详解——目录-CSDN博客


4. CPU子系统

4.1 双核A53 CPU

4.1.1 介绍

J2的CPU子系统是基于低功耗的ARM Cortex-A53处理器实现的ARMv8架构。Cortex-A53处理器有两个核,每个核拥有一个L1存储系统和一个共享的L2缓存。

Cortex-A53处理器不仅在A64指令集中支持高级SIMD和标量浮点指针指令,还在A32和T32指令集中支持高级SIMD和VFP指令。

Cortex-A53处理器为了节省功耗还支持动态电压和频率的缩放。

4.1.2 特性

双核的A53 CPU的特性如下:

  • 双核ARM Cortex-A53处理器,拥有32KB/32KB的 L1 指令/数据缓存和512KB的L2缓存
  • 支持FPU
  • 支持NEON SIMD
  • 独立的VDD_CPU电源域,最高可到1 GHz @VDD_CPU = 0.9 V
  • 支持动态电压和频率的缩放(DVFS)
  • 每个核支持热复位,通过软件配置寄存器可以配置启动的地址

4.2 CoreSight调试和跟踪

4.2.1 介绍

基于ARM CoreSight SoC-400,J2的调试和跟踪架构提供了高效化、模块化的调试和跟踪措施以及工具链。目前多核应用比较普遍,对于SoC设计师和软件开发者来说,调试和跟踪的解决方式也变得越来越重要。在设计过程中,CoreSight SoC-400加快了开发者的速度。

CoreSight SoC-400是一套全面可配置调试和跟踪的组件,可以提供快速有效的调试。这个调试组件可以基于DAP控制器的调试器访问。此外,还可以通过一组调试寄存器来支持自身的调试。

CoreSight SoC-400符合以下规范:

  • ARM CoreSight 架构规范第二版
  • ARM AMBA APB 协议规范第三版
  • ARM AMBA 4 APB 协议规范 ATBv1.0和ATBv1.1
  • ARM 调试接口架构规范,ADIv5.0到ADIv5.2
  • ARM AMBA 规范 Rev2.0
  • ARM AMBA AXI和ACE协议规范
  • 由Accellera定义的IP-XACT 第1.4版本
  • IEEE 1149.1-2001 IEEE标准测试接入端口和边界扫描架构(JTAG)

4.2.2 特性

CoreSight 调试和跟踪组件的特性如下:

  • 支持5 PIN的JTAG和2 PIN的SWD(串行线调试)接口连接到外部调试器
  • 支持自身和外部调试器的调试和跟踪
  • 支持外部调试器停止/恢复CPU内核
  • 片内有4KB的嵌入式跟踪缓存区(ETB)可存储跟踪数据
  • 支持同时停止/恢复CPU内核的交叉触发
  • 通过认证过的寄存器控制CoreSight/CPU的调试权限
  • 系统计数器停止/恢复伴随着CPU调试的进入/退出

总结:本部分主要讲解了J2的CPU和CoreSight SoC-400特性。


本文章是博主花费大量的时间精力进行梳理和总结而成,希望能帮助更多的小伙伴~  🙏🙏🙏

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