riscv的异常与中断

本文主要是介绍riscv的异常与中断，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

广义异常分类

riscv 的异常(广义的异常)包括 // 与 arm 类似 , 参考 https://blog.csdn.net/u011011827/article/details/117431707狭义的异常 // 异常总是同步的,精确的取指令访问到非法的地址空间读写数据访问地址属性出错取指令地址非对齐非法指令错误执行调试断点指令(ebreak) // ebreak 除了可能会导致 进入 异常, 还可能进入 debug mode (二选一)狭义的中断 // 中断总是异步的精确异常 : 外部中断(由PLIC综合出来的一个bit线)非精确异常:读写存储器出错

狭义异常分为以下几种 // 根据 mcause 中 的分类illegal instructionbreakpoint
狭义中断分为以下几种 // 根据 mcause 中 的分类三个模式下的 软中断三个模式下的 timer 中断三个模式下的 外部中断debugint // 这个具体对应 mcause 中的哪一个  TODO

广义异常的发生

狭义异常分为以下几种 // 根据 mcause 中 的分类illegal instructionbreakpoint软件执行 ebreak 指令 		可能会进入
狭义中断分为以下几种 // 根据 mcause 中 的分类三个模式下的 软中断软件执行 写1 到 msip 寄存器 	会进入三个模式下的 timer 中断mtime(会变化的值,类似于mcycle)中的计数值大于等于 mtimecmp(固定值)中的值 , 会进入三个模式下的 外部中断PLIC将多个PLIC外部的中断源仲裁为一个单比特的中断信号送入处理器核 , 会进入debugint // 这个具体对应 mcause 中的哪一个  TODO

多个狭义中断同时发生,按以下顺序发生1. 外部中断2. 软中断3. timer中断

广义异常处理流程

• 广义异常进入流程

0. 广义异常发生
1. halt
2. 设置 CSRmcause	// riscv privileged P36 3.1.16 Machine Cause Registermepc	// riscv privileged P36 3.1.15 Machine Exception Program Countermtval	// riscv privileged P38 3.1.17 Machine Trap Valuemstatus // riscv privileged P20 3.1.6 Machine Status Register// clear MIE , 狭义中断 不会再发生 , 狭义异常还可能再发生
3. 设置PC// 即dpc分两种情况针对 mevec的MODE为0 , PC设置 为  单一入口 trap_entry // trap_entry 中要处理所有的广义异常情况针对 mtvec的MODE为1 , PC设置 为 trap_entery . BASE+4*(1) ... BASE+4*(编号) // trap_entery 要处理除了 mtvec[1] ... 之外的所有异常情况// 这里的编号可能是 	PLIC 中的标号 , 取决于实现// 这里的编号也可能是 mcause 中 int 的编号 , 取决于实现
4. resume request
5. 开始执行软件代码针对中断要 清  pending对于异常要根据 异常指令 , 控制 mepc+=2 或 mepc+=4

• 广义异常退出流程

6. 执行mret
7. halt
8. 恢复CSRmcause	// riscv privileged P36 3.1.16 Machine Cause Registermepc	// riscv privileged P36 3.1.15 Machine Exception Program Countermtval	// riscv privileged P38 3.1.17 Machine Trap Valuemstatus // riscv privileged P20 3.1.6 Machine Status Register
9. 设置PCPC=mepc
10. resume request
11. 开始执行软件代码

狭义异常的编程

狭义异常的发生不可屏蔽

狭义中断的编程

狭义中断的发生 可通过 clear mstatus 中的 MIE 屏蔽 // 所有的狭义中断

• 三个模式下的 外部中断 // 以M-mode为例

狭义中断中的 外部中断的发生 可通过 clear mie 的 MEIE 屏蔽 // 所有的外部中断
不管 是否屏蔽 , 只要 外部中断 出现(不是发生), 就会将 mip 的 MEIP 域 set 
怎么清除 MEIP?machine mode ext interrupt flowdevice -> plic -> MIE(MEIE) -> MSTATUS(MIE)config1   config2 config3 	   config4config1 是要确保 device 能产生中断 // 假设该中断会被 plic 标记 number 为 5
config2 是能确保 中断号 为 5 的 中断 能够正确配置(优先级,feature),而且能够enable
config3 是能够确保 MIE 的 MEIE bit 能够enable
config4 是能够确保 MSTATUS 的 MIE bit 能够 enable如果四个config 都能够 确保,那么肯定会产生中断 ,但是中断函数的进入是另一回事

• 三个模式下的 timer 中断

狭义中断中的 timer 中断的发生 可通过 clear mie 的 MTIE 屏蔽 // 所有的外部中断
不管 是否屏蔽 , 只要 timer中断 出现(不是发生), 就会将 mip 的 MTIP 域 set  
怎么清除 MTIP?machine mode mtimer interrupt flowmtimer -> MIE(MTIE) -> MSTATUS(MIE)config1   config2 		config3config1 是确保 mtimer 能够中断(只需要设置比较寄存器即可)
config2 是能够确保 MIE 的 MTIE bit 能够enable
config3 是能够确保 MSTATUS 的 MIE bit 能够 enable

• 三个模式下的 软中断

狭义中断中的 软 中断的发生 可通过 clear mie 的 MSIE 屏蔽 // 所有的外部中断
不管 是否屏蔽 , 只要 软中断 出现(不是发生), 就会将 mip 的 MSIP 域 set  
怎么清除 MSIP?machine mode mtimer interrupt flowplic_sw -> MIE(MSIE) -> MSTATUS(MIE)config1   config2 		config3config1 是确保 plic_sw 能够中断
config2 是能够确保 MIE 的 MSIE bit 能够enable
config3 是能够确保 MSTATUS 的 MIE bit 能够 enable

这篇关于riscv的异常与中断的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！

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