一个学习信号完整性仿真的layout工程师 在进行PCB设计时 ，会遇到一些单端的信号要做等长处理，比如DDR的数据线，交换机之间的数据线之类的。这时需要我们建立match group，来做等长。下面简单介绍在Allegro中怎么做等长： 1. 在Allegro的菜单下选择setup命令，点击constraints，选择Constraint Manager，如下图所示： 就会弹出如下对话框

昨天到了晚上12点，还是没想出来。然后到了答题时间，窗口关闭。错失了一个机会啊。就这么错过了了。。。 今天早上上班路上，花了10分钟，想出了下面这个方案，整体是2次循环（能用除法的方案也得2次循环），应该也算O（n）把。 /*** 输入一个数组，要求输出一个等长的新数组* 新数组的下标元素的和等于旧数组除当前下标元素外所以元素的乘积* 例如：* 输入：* [1,2,3,4]* 输出：* [24