前言：     不同公司，不同等级的ARM架构也是有许多共同的地方，因此以最为广泛使用的2440为实例讲解。 一，PLL     S3C2440 CPU主频可达 400MHz，开发板上的外接晶振为 12M，通过时钟控制逻辑的PLL（phase locked loop，锁相环电路）来倍频这个系统时钟。2440有 两个PLL（phase locked loop）一个是 MPL

三星官方搭载的wince系统的FLCK值为400MHz，HCLK值为100MHz、PCLK值为50MHz。那么这些值通过什么方法计算出来呢？大概过程如下，这些值在外部晶振12MHz的基础上通过PLL的作用倍频到我们需要的核心频率如400MHz，由于该频率过高，需要通过对预分频器进行适当的设置获取外围设备能够正常工作的频率如HCLK 100MHz、PLCK 50MHz。 Fclk（给CPU核供