文章目录 一、问题描述二、verilog源码三、仿真结果 一、问题描述 本次要求我们创建一个电路实现对两个2位宽度的信号进行比较，如果相等输出1，不等则输出0。 模块声明 module top_module ( input [1:0] A, input [1:0] B, output z ); 二、verilog源码 module top_module ( inp