发送有两种方式 1、定义这样的发 通过前缀连接DUT里面的信号 发送的时候，通过.去访问就可以 2、如果是AXI总线，可以直接调用cocotb的库文件 AXIS总线可以包含以下的信号 通过这个类，可以产生一个AXIS的一帧数据 类的实现大概如下 然后也可以通过.去访问其中的元素，然后发送出去

按位给和int int后接的值，建议在32之内。大于32位建议按位给，因为int强制类型转换有范围 第二，低位给到低位，高位给到高位 # 将src_ip和dst_ip给到phv中,TMD以后只要报错在这个范围里面，TMD直接马上用手算一遍能不能对得上，要不就是TMD大傻逼# 一位一位给，必须要保证，低位给低位，高位给高位for j in range(IPV6_SRC_IP_W

要使用 Python 结合仿真框架 Cocotb（Co-simulation COrner TestBench）实现 FPGA 板卡的仿真验证，您可以利用 Cocotb 提供的功能来编写测试台和仿真环境，与 Verilog/VHDL 设计进行交互并进行仿真验证。下面我将为您介绍一个简单的示例，演示如何使用 Cocotb 进行 FPGA 设计的仿真验证。 步骤概述 1. **编写 Verilog

用于Cocotb的AXI接口模块，GitHub仓库: https://github.com/alexforencich/cocotbext-axi 介绍 AXI、AXI lite和AXIStream仿真模型 安装 从pip安装（发布版本，稳定）： $ pip install cocotbext-axi 从git安装（最新开发版本，可能不稳定）： $ pip install http

对python要求比较高

pyfda filter hdl generator

https://www.bilibili.com/video/BV19e4y1k7EE/?spm_id_from=333.337.search-card.all.click&vd_source=fd0f4be6d0a5aaa0a79d89604df3154a 方便RFM实现 cocotb_test 替代makefile ， 类似python 函数执行