【Verilog-语法】条件编译 `ifdef/`ifndef

本文主要是介绍【Verilog-语法】条件编译 `ifdef/`ifndef，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

一、前言

在Verilog项目开发过程中某功能是，一部分代码可能有时候用，有时候不用，为了避免全部编译占用资源，可以使用条件编译语句；尤其在大型项目中还可以节约大量的时间。

二、语法

语法书写格式：

（`define FLAG1/2/3）
`ifdef/`ifndef FLAG1// Statements
`elsif FLAG2// Statements
`elsif FLAG3// Statements
`else// Statements
`endif

其中，`ifdef/`ifndef和`endif之间的`elsif和`else都是可选的。

对条件编译的理解很好理解，都是字面逻辑。唯一值得探讨的一点是，条件编译的FLAG是否必须由`define语句宏定义，可不可以在代码中自己定义？答案是必须要`define来定义，也即条件编译的使用与`define是紧密相关的。比如下面的例子尝试自定义变量在条件编译中使用，但编译工具并不支持，对比可以发现并不认同自己定义的变量。

使用宏定义的：

`timescale 1ns / 1ps`define MACRO_FLAG;  //use `define
module prac_condition_compile(input     a,input     b,output    c,input     d,input     e);   `ifdef MACRO_FLAGassign   c = a&b;`endif`ifndef MACRO_FLAGassign   c = d & e;`endifendmodule

使用自己的定义的：

`timescale 1ns / 1ps//`define MACRO_FLAG;
module prac_condition_compile(input     a,input     b,output    c,input     d,input     e);   wire    MACRO_FLAG; //do not use `define `ifdef MACRO_FLAGassign   c = a&b;`endif`ifndef MACRO_FLAGassign   c = d & e;`endifendmodule