ISE约束--UCF编辑的入门介绍

本文主要是介绍ISE约束--UCF编辑的入门介绍，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

http://www.openhw.org/yq000cn/blog/12-07/185475_6dce2.html

摘要：本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束，主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。

Xilinx FPGA设计约束的分类

Xilinx定义了如下几种约束类型：

• “Attributes and Constraints”
• “CPLD Fitter”
• “Grouping Constraints”
• “Logical Constraints”
• “Physical Constraints”
• “Mapping Directives”
• “Placement Constraints”
• “Routing Directives”
• “Synthesis Constraints”
• “Timing Constraints”
• “Configuration Constraints”

通过编译UCF（user constraints file）文件可以完成上述的功能。

还是用实例来讲UCF的语法是如何的。

图1 RTL Schematic

图1 是顶层文件RTL图，左侧一列输入，右侧为输出，这些端口需要分配相应的FPGA管脚。

   1: NET "pin_sysclk_i" LOC = AD12 | TNM_NET = pin_sysclk_i;

   2: TIMESPEC TS_pin_sysclk_i = PERIOD "pin_sysclk_i" 15 ns HIGH 50 %;

   3: #

   4: NET "pin_plx_lreset_n_i"  LOC = B18;

   5: #

   6: NET "pin_plx_lhold_i"  LOC = C17;

   7: NET "pin_plx_lholda_o" LOC = D17 | SLEW = FAST;

   8: #

   9: NET "pin_plx_ads_n_i"  LOC = E18;

  10: NET "pin_plx_ads_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  11: #

  12: NET "pin_plx_lw_r_n_i"  LOC = E9;

  13: NET "pin_plx_lw_r_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  14: #

  15: NET "pin_plx_blast_n_i"  LOC = D18;

  16: NET "pin_plx_blast_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  17: #

  18: NET "pin_plx_lad_io<0>" LOC = AD13 | SLEW = FAST | TNM = LAD;

  19: NET "pin_plx_lad_io<1>" LOC = AC13 | SLEW = FAST | TNM = LAD;

  20: NET "pin_plx_lad_io<2>" LOC = AC15 | SLEW = FAST | TNM = LAD;

  21: NET "pin_plx_lad_io<3>" LOC = AC16 | SLEW = FAST | TNM = LAD;

  22: NET "pin_plx_lad_io<4>" LOC = AA11 | SLEW = FAST | TNM = LAD;

  23: NET "pin_plx_lad_io<5>" LOC = AA12 | SLEW = FAST | TNM = LAD;

  24: NET "pin_plx_lad_io<6>" LOC = AD14 | SLEW = FAST | TNM = LAD;

  25: NET "pin_plx_lad_io<7>" LOC = AC14 | SLEW = FAST | TNM = LAD;

  26: NET "pin_plx_lad_io<8>" LOC = AA13 | SLEW = FAST | TNM = LAD;

  27: NET "pin_plx_lad_io<9>" LOC = AB13 | SLEW = FAST | TNM = LAD;

  28: NET "pin_plx_lad_io<10>" LOC = AA15 | SLEW = FAST | TNM = LAD;

  29: NET "pin_plx_lad_io<11>" LOC = AA16 | SLEW = FAST | TNM = LAD;

  30: NET "pin_plx_lad_io<12>" LOC = AC11 | SLEW = FAST | TNM = LAD;

  31: NET "pin_plx_lad_io<13>" LOC = AC12 | SLEW = FAST | TNM = LAD;

  32: NET "pin_plx_lad_io<14>" LOC = AB14 | SLEW = FAST | TNM = LAD;

  33: NET "pin_plx_lad_io<15>" LOC = AA14 | SLEW = FAST | TNM = LAD;

  34: NET "pin_plx_lad_io<16>" LOC = D12 | SLEW = FAST | TNM = LAD;

  35: NET "pin_plx_lad_io<17>" LOC = E13 | SLEW = FAST | TNM = LAD;

  36: NET "pin_plx_lad_io<18>" LOC = C16 | SLEW = FAST | TNM = LAD;

  37: NET "pin_plx_lad_io<19>" LOC = D16 | SLEW = FAST | TNM = LAD;

  38: NET "pin_plx_lad_io<20>" LOC = D11 | SLEW = FAST | TNM = LAD;

  39: NET "pin_plx_lad_io<21>" LOC = C11 | SLEW = FAST | TNM = LAD;

  40: NET "pin_plx_lad_io<22>" LOC = E14 | SLEW = FAST | TNM = LAD;

  41: NET "pin_plx_lad_io<23>" LOC = D15 | SLEW = FAST | TNM = LAD;

  42: NET "pin_plx_lad_io<24>" LOC = D13 | SLEW = FAST | TNM = LAD;

  43: NET "pin_plx_lad_io<25>" LOC = D14 | SLEW = FAST | TNM = LAD;

  44: NET "pin_plx_lad_io<26>" LOC = F15 | SLEW = FAST | TNM = LAD;

  45: NET "pin_plx_lad_io<27>" LOC = F16 | SLEW = FAST | TNM = LAD;

  46: NET "pin_plx_lad_io<28>" LOC = F11 | SLEW = FAST | TNM = LAD;

  47: NET "pin_plx_lad_io<29>" LOC = F12 | SLEW = FAST | TNM = LAD;

  48: NET "pin_plx_lad_io<30>" LOC = F13 | SLEW = FAST | TNM = LAD;

  49: NET "pin_plx_lad_io<31>" LOC = F14 | SLEW = FAST | TNM = LAD;

  50: TIMEGRP "LAD" OFFSET = IN 6.4 ns AFTER "pin_sysclk_i" HIGH;

  51: TIMEGRP "LAD" OFFSET = OUT 3.1 ns BEFORE "pin_sysclk_i" HIGH;

  52: #

  53: NET "pin_plx_ready_n_o" LOC = F18 | SLEW = FAST;

  54: NET "pin_plx_ready_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;

  55: #

  56: NET "pin_plx_bterm_n_o" LOC = D10 | SLEW = FAST;

  57: NET "pin_plx_bterm_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;

  58: #

  59: NET "pin_led_o<0>" LOC = D22;

  60: NET "pin_led_o<1>" LOC = C22;

  61: NET "pin_led_o<2>" LOC = E21;

  62: NET "pin_led_o<3>" LOC = D21;

  63: NET "pin_led_o<4>" LOC = C21;

  64: NET "pin_led_o<5>" LOC = B24;

  65: NET "pin_led_o<6>" LOC = C20;

  66: NET "pin_led_o<7>" LOC = B23;

表1. UCF example

对上面的UCF文件进行一些注释：

该UCF文件主要是完成了管脚的约束、时钟的约束，以及组的约束。

第一、二行：主要定义了时钟以及对应的物理管脚。

第一行，端口pin_sysclk_i 分配到FPGA管脚AD12，并放到了 pin_sysclk_i group中。那如何得知是AD12的管脚呢，请看图2，FPGA管脚AD12 是一个66MHz的外部时钟。FPGA的开发板肯定有电路原理图供你分配外部管脚。

图2，电路原理图

第二行：时钟说明：周期15ns，占空比50%。关键词TIMESPEC（Timing Specifications），即时钟说明。一般的语法是：
TIMESPEC "TSidentifier"=PERIOD "timegroup_name" value [units];

其中TSidentifier用来指定TS（时钟说明）的唯一的名称。

第七行：pin_plx_lholda_o 连接至物理管脚 D17， 并配置该管脚电平变化的速率。关键词：SLEW，用来定义电平变化的速率的，一般语法是：

       NET "top_level_port_name" SLEW="value";
       其中value = {FAST|SLOW|QUIETIO}, QUIETIO仅用在Spartan-3A。

第十行：定义pin_plx_ads_n_i 输入跟时钟的关系。OFFSET IN和OFFSET OUT的约束。OFFSET IN 定义了数据输入的时间和接收数据时钟沿（capture Edge）的关系。

一般的语法是：OFFSET = IN value VALID value BEFORE clock

                  OFFSET = OUT value VALID value AFTER clock

图3 时序图（OFFSET IN）

例子：
NET "SysCLk" TNM_NET = "SysClk";
TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
OFFSET = IN 5 ns VALID 5 ns BEFORE "SysClk";

上面的定义了基于SysClk的全局OFFSET IN的属性。时序可看图3.

图4 时序图（OFFSET OUT）

例子：

NET "ClkIn" TNM_NET = "ClkIn";
OFFSET = OUT 5 ns AFTER "ClkIn";

上面设置主要是定了了时钟跟数据的时间关系，时序图4。可以看到这时一种全局定义，Data1 和Data2输出时间都受到 OFFSET = OUT 5 ns AFTER "ClkIn" 的约束。如果需要单独定义输出端口的OFFSET OUT的，需要制定相应的NET，可参考表1中的第57行。

第18至49行：pin_plx_lad_io<*> 被归到了名称为LAD的TMN(Timing name)，这个可以说是GROUP的约束。这样往往给约束带来方便，不用一个一个的NET 或者INST进行约束。

第50至51行：对TIMEGRP 是LAD进行OFFSET IN和OUT的定义。

在时序约束中，在这里还未提及FROM TO的约束。FROM TO的约束主要是用来两个同步模块之间的时间关系的约束。在这里不做深入的讨论。

至此，基本上把一般的UCF文件的作用进行了注释。

注：一般的时间的约束需要通过静态的时序分析，然后再设定相应PERIOD，OFFSET IN 以及OFFEET OUT等的时间参数。

当然在例子中还没有涉及到区域的约束。下面会试图说一下。

ISE进行综合后会将设计代码生成相应的逻辑网表，然后经过translate过程，转换到Xilinx特定的底层结构和硬件原语，MAP过程就是将映射到具体型号的器件上，最后就是就是布线和布局的操作了。

区域的约束相当于将布局过程中指定特定型号的器件的位置，这完全可以通过FloorPlanner的GUI界面进行设置，用图形界面设置完后，配置信息会放到UCF中，这里只介绍UCF的使用。

例如：

INST "Done" LOC = "SLICE_X32Y163" ;    #Done映射为一个寄存器，映射到SLICE_X32Y163的位置上。（32，163）相当于一个坐标，可以用FloorPlanner进行查看。
INST"BRAM4/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v4_init.ram/TRUE_DP.SINGLE_PRIM.TDP"LOC = "RAMB16_X2Y22" ; #RAM16的一个映射。

又例如，X,Y,Z是对应的是寄存器。现在想把它们放在一个指定的区域中,我可以这样写，

INST “X” AREA_GROUP = reg;

INST “X” AREA_GROUP = reg;

INST “X” AREA_GROUP = reg;

AREA_GROUP reg RANGE = SLICE_X1Y1 :SLICE_X1Y6;

注：如何查看INST中的名称呢？在ISE中 Timing constraints editor中可以查看。

注：NET，LOC，TNM_NET，TIMESPEC，PERIOD，OFFSET，IN，OUT，SLEW，HIGH等都是关键字，UCF文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字一样。但是关键字NET是不区分大小写的。

其实上述都是约束的入门的内容，如果要想深入的了解的话，请参考Ref1。

笔者也是初学者，如果有什么不对的地方，请批评指正。

我的邮箱是： yq000cn@gmail.com

 Ref：

1.Constraints Guide（10.1）,Xilinx
2.ISE 约束文件完整讲解
3.如何在FPGA设计环境中加时序约束
4.Xilinx ISE所涉及的一些命令以及Command Line的使用
5. http://www.xilinx.com/support/documentation/white_papers/wp237.pdf

时序约束的语法（也可通过constraint editor约束）

UCF文件中时序约束的语法

约束UCF文件，从Constrains Editor直接输入是最方便、最直接的添加约束的方法了。以下是几种常用的语法：

1）周期约束

PERIOD约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求，它将检查与同步时序约束端口相连接的所有路径的延迟，但是不会检查PAD到寄存器的路径。

附加时钟周期约束的首选方法（Preferred Method）语法如下：

TIMESPEC “TS_identifier” = PERIOD “TNM_reference” period {HIGH|LOW} [high_or_low_time]

其中“[]”内为可选项，“{}”为必选项，参数period为要求的时钟周期，可以使用ps、ns、us或者ms等单位，大小写都可以，缺省单位 为ns。HIGH|LOW关键词指出时钟周期里的第一个脉冲是高电平还是低电平，而high_or_low_time为脉冲的延续时间，缺省单位也是 ns，如果不提供该项，则缺省占空比为50%。

TIMESPEC是一个基本时序相关约束标识，表示本约束为时序规范。TSidentifier包括字母TS和一个标识符identifier（为ASCII码字符串）共同组成一个时序规范。

例如定义时钟周期约束时，首先在时钟网线clk上附加一个TNM_NET约束，把clk驱动的所有同步元件定义为一个名为sys_clk的分组，然后使用TIMESPEC约束定义时钟周期。

NET “clk” TNM_NET=”sys_clk”;                                  #定义clk驱动的所有同步元件为sys_clk的分组

TIMESPEC “TS_sys_clk”= PERIOD “sys_clk” 50 HIGH 30;                #定义可引用的时序规范TS_sys_clk，

#这个规范规定sys_clk组的时钟情况

而定义派生时钟的语法如下：

TIMESPEC “TSidentifier_2”=PERIOD “timegroup_name” “TSidentifier_1” [*or/] factor PHASE [+|-] phase_value [units];          #定义第二个时序规范TSidentifier_2，其内容是名为timegroup_name的分组是第

#一个时序规范TSidentifier_1派生的

其中TSidentifier_2为要定义的派生时钟，TSidentifier_1为已经定义的时钟，factor指出两者周期的辈数关系，是一个浮点数。phase_value指出两者之间的相位关系，为浮点数。例如：

定义主时钟clk0：

TIMESPEC “TS01” = PERIOD “clk0” 10.0 ns;

定义派生时钟clk180，其相位与主时钟相差180°：

TIMESPEC “TS02” = PERIOD “clk180” TS01 PHASE + 5.0 ns;

定义派生时钟clk180_2,其周期为主时钟的1/2，并延迟2.5ns：

TIMESPEC “TS03” = PERIOD “clk180_2” TS01 /2 PHASE + 2.5 ns;

2)偏移约束

偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只用于与PAD相连的（端口）信号，不能用于内部信号。使用该约束可以为综合实现工具指 出输入数据到达的时刻，或者输出数据稳定的时刻，从而在综合实现中调整布局布线过程，使正在开发的FPGA/CPLD的输入建立时间以及下一级电路的输入 建立时间满足要求。

基本语法如下：

OFFSET = {IN|OUT} “offset_time” [units] {BEFORE|AFTER} “clk_name” [TIMEGRP “group_name”];

其中{IN|OUT}说明约束的是输入还是输出，offset_time为FPGA引脚数据变化与有效时钟沿之间的时间 差，BEFORE|AFTER说明该时间差在有效时钟沿的前面还是后面，TIMEGRP “group_name”定义了约束的触发器组，缺省时约束该时钟驱动的所有触发器。

3）分组约束

使用TNM（Timing Name）约束可以选出构成一个分组的元件，并赋予一个名字，以便给它们附加约束。TNM_NET（timing name for nets）约束只加在网线上，其作用与TNM加在网上时基本相同，即把该网线所在路径上的所有有效同步元件作为命名组的一部分。不同之处在于当TNM约束 加在PAD NET上时，TNM的值将被赋予PAD，而不是该网线所在的路径上的同步元件，即TNM约束不能穿过IBUF。而用TNM_NET约束就不会出现这种情 况。

4）专门约束

附加约束的一般策略是首先附加整体约束，例如PERIOD、OFFSET等，然后对局部的电路附加专门约束，这些专门约束通常比整体约束宽松，通过在可能的地方尽量放松约束可以提高布线通过率，减小布局布线的时间。

FROM_TO约束在两个组之间定义时序约束，对两者之间的逻辑和布线延迟进行控制，这两个组可以是用户定义的，也可以是与定义的。用户可以使用TNM_NET、TNM和TIMEGRP定义组，而与定义组主要包括FFS、LATCHES、PADS和RAMS等。语法如下：

TIMESPEC “TSname” = FROM “group1” TO “group2” value;

其中value为延迟时间，可以使具体数值或表达式。

MAXDELAY约束定义了特定网线上的最大延迟，其语法如下：

NET “net_name” MAXDELAY = value units;

这篇关于ISE约束--UCF编辑的入门介绍的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！