神州龙芯GSC3290适配裕太YT8521S操作说明

本文主要是介绍神州龙芯GSC3290适配裕太YT8521S操作说明，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

一，环境介绍

1.主控芯片

GSC3290是北京神州龙芯集成电路设计有限公司基于自主知识产权龙芯32位处理器核设计的工业级SoC芯片。芯片采用先进 CMOS工艺，主频300MHz，片内集成了丰富的功能模块与外围设备。
GSC3290保持了工业级高可靠性,是GSC328X的升级版，相比GSC3280功能升级为双千兆网口、双CAN接口、16位外部并行总线、I/O配置与分布更适于整体系统设计,可广泛应用于工业控制、能源电力等终端类应用

2.PHY芯片

YT8521S是一款单口千兆以太网PHY，支持RGMII,SGMII等接口，支持输出25M，125M clk

二.操作说明

1.硬件检查

电源检查
VDDL = DVDDL = AVDDL = 1.2V；由 YT8521S的32 脚 LX 输出；
该电压为PHY芯片内部供电

检查DVDD_RGMII 电压是否符合下表，由YT8521S的 36、37 脚来选择电压；
检查电压值是否符合配置的电压值，是否与MAC端电压匹配
根据外部电路我们配置的电压为3.3V，所以该寄存器的值为“00”

时钟检查
YT8521由外部晶振提供一个25MHz的时钟
MAC端需要phy 额外提供一个 125M 的 clk 信号，硬件上需要利用到，YT8521的 clk out，管脚(pin44), 所以该管脚应输出125M clk。

接线检查
检查MDI、RGMII、MDIO、MDC 等是否正确连接；

检查PHY地址

2.软件调试

在uboot下使用mii info命令查看是否可以获取到两张网卡的phy id，如果没有获取多半是
硬件的问题。

网卡驱动使用裕太官方提供的即可，以下是YT8521芯片寄存器的配置：

SMI_SDS_PHY (EXT_0xA000) (EXT_0xA000)：
extReg0xA000 bit1 置 0 // 硬件配置该位默认为 0，用来切换UTP与SDS模式，0为UTP模式，1为
为SDS模式
我们使用的模式为UTP电口模式，所以该位置0。

0xC：
对于龙芯芯片，当PHY与主控通过RGMII相连时，主控要求RX CLK(YT8521 pin28) 的时钟信号要一直提供，而YT8521上电默认的 rx clk 信号是当link down 时会被取消。
extReg0x0C bit12 清 0 // 该位默认为 1表示当 phy link down时rx clk不输出

0x27：
extReg0x27 bit15 清 0 // 该位默认为 1表示检测到不插网线一段时间后，phy进入sleep 模式

SyncE_CFG (EXT_0xA012):
上电后，phy需要额外提供一个125M的clk信号
extReg0xA012 bit5 置 1 // 该位默认为 0，disable clk out；改为 1，则使其输出

Basic Control Register (0x00) :
0x00寄存器bit15 置1，芯片软复位，使上述配置生效

Uboot下gsc3290_eth.c部分代码如下：
（ADDR_OFFSET_REG为地址偏移寄存器0x1e DATA_REG为数据寄存器0x1f）

if ((phy_id & YT8521_PHY_ID_MASK) == YT8521_PHY_ID){printf("Found phy YT8521(%d:%d) 0x%08x\n", index, i, phy_id);phy_dev->phy_addr = i;phy_dev->phy_id = YT8521_PHY_ID;phy_dev->phy_mode = 1;phy_dev->phy_speed = 1000;if((index == 0)){*(u32 *)(GSC3290_REGADDR_SYSCTL_GMAC0_CFG) = 1;}else{*(u32 *)(GSC3290_REGADDR_SYSCTL_GMAC1_CFG) = 1;}/* Config the mode to UTP_TO_RGMII */ret = ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0xa001);if(ret < 0)return ret;ret = ytphy_read(dev->name, i, DATA_REG, &value);if(ret < 0)return ret;ret = ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0xa001);if(ret < 0)return ret;ret = ytphy_write(dev->name, i, DATA_REG, value & ~(7<<0));if(ret < 0)return ret;/* Waiting for the whole chip reset finished */while(1){ret = ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0xa001);if(ret < 0)return ret;ret = ytphy_read(dev->name, i, DATA_REG, &value);if(ret < 0)return ret;if((value & (1<<15)) != 0){break;}}/* Config the mode to UTP_TO_RGMII */ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0xa000);if(ret < 0)return ret;ytphy_write(dev->name, i, DATA_REG, 0x0);if(ret < 0)return ret;ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0x27);if(ret < 0)return ret;ytphy_read(dev->name, i, DATA_REG, &value);if(ret < 0)return ret;ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0x27);if(ret < 0)return ret;ytphy_write(dev->name, i,DATA_REG, value & ~(1<<15));if(ret < 0)return ret;/*ebnable SyncE clock output all the time*/ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0xa012);if(ret < 0)return ret;ytphy_read(dev->name, i, DATA_REG, &value);if(ret < 0)return ret;ytphy_write(dev->name, i, ADDR_OFFSET_REG, 0xa012);if(ret < 0)return ret;ytphy_write(dev->name, i, DATA_REG, value | (1<<5));if(ret < 0)return ret;ytphy_read(dev->name, i, 0xc, &value);if(ret < 0)return ret;ytphy_write(dev->name, i, 0xc, value | (1<<12));if(ret < 0)return ret;/* Soft reset */ytphy_read(dev->name, i, MII_BMCR, &value);if(ret < 0)return ret;ytphy_write(dev->name, i, MII_BMCR, value | (1<<15));if(ret < 0)return ret;while(1){ytphy_read(dev->name, i, MII_BMCR, &value);if(ret < 0)return ret;if((value & (1<<15)) == 0){break;}}