本文主要是介绍同步復位和異步復位二者各自的優缺點，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
同步復位和異步復位二者各自的優缺點
一、同步復位：當時鐘上升沿檢測到復位信號，執行復位操作（有效的時鐘沿是前提）。
always @ ( posedge clk );
1.1 優點：
a、有利於仿真器的仿真；
b、可以使所設計的系統成爲 100% 的同步時序電路，有利於時序分析，而且可綜合出較高的 Fmax；
c、由於只在時鐘有效電平到來時纔有效，所以可以濾除高於時鐘頻率的復位毛刺。
1.2 缺點：
a、復位信號的有效時長必須大於時鐘週期，才能真正被系統識別並完成復位任務。同時還要考慮諸如 clk skew 、組合邏輯路徑延時 、復位延時等因素（所以復位信號有時需要脈衝展寬，用以保證時鐘有效期間有足夠的復位寬度）；
b、由於大多數的邏輯器件的目標庫內的 DFF 都只有異步復位端口，所以，倘若採用同步復位的話，綜合器就會在寄存器的數據輸入端口插入組合邏輯，這樣就會一方面額外增加FPGA內部的邏輯資源，另一方面也增加了相應的組合邏輯門時延。
二、異步復位：它是指無論時鐘沿是否到來，只要復位信號有效，就對系統進行復位。
always @ ( posedge clk or negedge rst_n );
2.1 優點：
a、大多數目標器件庫的 DFF 都有異步復位端口，那麼該觸發器的復位端口就不需要額外的組合邏輯，這樣就可以節省資源；
b、設計相對簡單；
c、異步復位信號識別方便（電路在任何情況下都能復位而不管是否有時鐘出現）。
2.2 缺點：
a、最大的問題在於它屬於異步邏輯，問題出現在復位釋放時，而不是有效時，如果復位釋放接近時鐘有效沿，則觸發器的輸出可能進入亞穩態（此時 clk 檢測到的 rst_n 的狀態就會是一個亞穩態，即是0是1是不確定的），從而導致復位失敗。
b、可能因爲噪聲或者毛刺造成虛假復位信號（比如以前的遊戲機玩到一半突然復位）（注意：時鐘端口、清零和置位端口對毛刺信號十分敏感，任何一點毛刺都可能會使系統出錯，因此判斷邏輯電路中是否存在冒險以及如何避免冒險是設計人員必須要考慮的問題）；
c、靜態定時分析比較困難。
d、對於 DFT (Design For Test可測性設計)設計，如果復位信號不是直接來自於 I/O 引腳，在 DFT 掃描和測試時，復位信號必須被禁止，因此需要額外的同步電路。
三、總結：推薦使用異步復位、同步釋放的方式，並且復位信號爲低電平有效。
這裏：
3.1 電路解釋：是指復位信號到來的有效與否與 clk 無關，而且復位信號的撤除也與 clk 無關，但是復位信號的撤除是在下一個 clk 來到後才起的作用。
3.2 電路目的：爲了防止復位信號撤除時，可能產生的亞穩態。
3.3 電路詳解：異步復位：復位信號 rst_sync_n 由高拉低時實現異步復位。同步釋放：這個是關鍵，即當復位信號 rst_async_n 撤除時（由低拉高），由於雙緩衝電路（雙寄存器）的作用，rst_sync_n 不會隨着 rst_async_n 的撤除而撤除。假設 rst_async_n 撤除時發生在 clk 上升沿，如果不加此電路則可能發生亞穩態事件，但是加上此電路以後，假設第一級 D 觸發器 clk 上升沿時 rst_async_n 正好撤除，（第一個DFF 此時是出於亞穩態的；假設此時識別到高電平；若是識別到低電平，則增加一個 Delay）則 DFF1 輸出高電平，此時第二級觸發器也會更新輸出，但是輸出值爲前一級觸發器 clk 來之前時的 Q1 輸出狀態，顯然 Q1 之前爲低電平，所以第二級觸發器輸出保持復位低電平，直到下一個 clk 來之後，才隨着變爲高電平，即同步釋放。
always @ (posedge clk or negedge rst_async_n) beginif (!rst_async_n) begin rst_s1 <= 1'b0; rst_s2 <= 1'b0; end else begin rst_s1 <= 1'b1; rst_s2 <= rst_s1; end
end
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