【Altium Designer】Design Rule Verification Report中有关Hole Size Constraint类型报错

本文主要是介绍【Altium Designer】Design Rule Verification Report中有关Hole Size Constraint类型报错，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

本章目的：
 在学习使用Altium Designer 过程中，进行设计规则检查时产生Hole Size Constraint: (xx mil < yy mil) Pad UX-YY(240mil,1305mil) on Multi-Layer Actual Hole Size = xx mil的类型报错解决方案

1、首先进行设计规则检查，在Messages中 查看产生的Design Rule Verification Report，找到Hole Size Constraint（孔尺寸约束），点击指定message，会自动跳转到PCB相应的位置上。

2、双击跳转到的指定的孔，打开属性界面，找到Hole Size 属性

3、修改该属性的值到指定的范围值，在Design Rule Verification Report中我们可以看到最大值和最小值范围

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