本文主要是介绍System Generator系列之使用AXI接口和IPI，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
介绍
本篇将会介绍使用System Generator实现AXI接口，然后以IP catalog格式保存设计，再使用Vivado的IP Integrator进行设计，这时将看到在使用 AXI 接口时，IP Integrator如何通过提供连接帮助来增强你的工作效率
将分成四个步骤进行AX接口和IP集成的设计：
第一步：将查看到如何使用System Generator实现AXI接口
第二步：为System Generator生成的IP创建一个Vivado工程
第三步：在Vivado工程中创建一个IP Integrator的设计
第四步：实现设计和生成FPGA的bitstream
第一步
打开System Generator，然后直接打开提供的文件，这个复杂很多，是一个DES算法，用于数据加密/解密，由于本次设计只是为了使用System Generator实现AXI接口，并将涉及到出到Vivado IP的目录下以及在Vivado的工程中进行IP的使用，所以就不对设计文件进行具体分析，在模型文件中的空白区域有个英文的注释，对模型进行了详细的描述。
开始步入正题。
打开后的模型文件：
此设计文件，用到了很多的AXI接口，等下将会看到，先对AXI接口进行一些说明：
1、使用AXI接口允许设计被导出到Vivao IP Catalog下，然后使用IP Integrator 将其高效的集成到大型的系统中。
2、导出到IP Catalog的设计不是必须要使用AXI接口。
本次的设计使用了以下的AXI接口：
AXI4-Stream接口使用的输入端口名为s-axis_source_*，所有Gateway In和Out的信号均以相同的名字（s_axis_source_）为前缀，确保他们分配到相同接口的组别中。所有端口的后缀是为有效的AXI4-Stream接口信号名称（tready, tvalid, tlast 和 tdata）。
--类似的，AXI4-Stream接口使用的输出端口名为m_axis_dout_*。
--其余的接口使用AXI4-Lite接口，可以使用接下来的步骤进行验证；
双击Gateway的实例，decrypt（或者是其他的reset，Keys[63:32]，Keys[31:0]以及parity_err），在属性编辑界面选择Implementation这一项，Interface 选项设定的是否为AXI4-Lite，依次将讲到的所有Gate实例都检查一遍，确保接口选择的是AXI4-Lite。举例如下：
点击OK保存并关闭。
第二步
双击System Generator生成器，打开属性编辑，确保IP Catalog选择的是Compilation的类型，点击Generate以IP Catalog格式生成一个设计；
点击OK关闭编译状态的对话框，再关闭System Generator的属性编辑；此时的设计以IP Catalog的格式写入设置好的目录，及Target directory下设置的./IPI_Project。
开始创建Vivado工程
打开对应版本的Vivado，我这边使用的版本在最开始配置时已经说过，为Vivado 2018.2，打开后，点击Create Project创建新工程。
点击Next，将工程路径设置为刚刚System Generaotr导出文件对应的./IPI_Project对应的目录路径，工程名字可默认，也可自行定义。
点击Next，选RTL Project，把Do not....这个勾选上，然后Next
选择 Boards 然后找到ZYNQ-7 ZC702 Evaluation Board，如下所示。
点击Next，然后检查下总结，无误后点击Finish。
第三步
这一步说到的IP Integrator（IPI）其实就是创建一个自定义的IP，关于它的介绍可以在官网或者网络上进行具体了解，该篇将利用System Generator生成的文件进行设计的创建。
单击在Flow Navigator目录下的IP INTERGATOR下的Create Block Design
然后在弹出的窗口进行命名以及存放位置的设定，我直接采用默认的配置进行，大家可根据自己的需要进行配置。
点击OK确认后，会弹出Design的界面
接下来，首先是需要创建一个IP的存储库，并且将IP添加到库中，在Diagram的界面下的空白部分右键，然后选择IP Settings
在Settings的界面下，依次找到Project Settings > IP > Repository，然后在右边点击“+”，添加相关的IP文件到存储库中
然后在弹出的文件选择界面，找到通过System Generator生成的IP文件，本设计的路径：.../IPI_Project/ip
选好ip后点击Select，然后再弹出的Add Repository对话框点OK
这时候的IP Repositories界面就多了一项，点击OK保存并关闭
中Diagram界面中的中间有个“+”
单击界面的“+”，然后再弹出的对话框，搜索zynq，然后双击ZYNQ7 Processing System，将其添加到设计中
添加成功后，点击Diagram下的Run Block Automation
在出现的界面，确保option下的Apply Board Preset是选择的，然后保持默认配置，点击OK
回到Diagram界面，在空白处右键单击，然后选择Add IP
在对话框中输入System Generaor设计的文件名，本设计的名字为AXI，双击出现的axi
接下来就需要将IP连接欸到设计的其余部分，当使用AXI接口的时候，IPI提供了自动连接的功能，在Diagram的空白部分点一下，确保没选中AXI模块，然后点击Run Connection Automation
在出现的对话框保持默认状态，然后按OK继续
等待一下会儿，连线完成，结果如下
双击ZYNQ7 Processing System以自定义IP，在出现的界面点击PS-PL Configuration，展开HP Slave AXI Interface然后选择S AXI HP0 interface，将框框勾上，如下
点击OK，将此端口添加到ZYNQ7 Processing System
找到AXI模块的输入接口，s_axis_source，然后用鼠标拖到processing_system7_0的S_AXI_HP0接口，然后会出现绿色的勾
松开鼠标，弹出的对话框，直接点击OK，让其自动连接
然后继续点击上方的Run Connection Automation，出现的界面保持默认配置，点击OK，使得其余的线连接完成，连接后的结果如下：
在Diagram的上方有个Validate Design的工具，使用它来进行设计的检查，确保无误
单击该按键，等待一会儿，出现检查结果，说明此时无误
点击OK关闭，此时已经相当于System Generator的设计已经成功的导入IP Integrator的设计中，存储库的IP可以在任何Vivado的项目中进行使用，只需要将存储库添加到项目中即可。
第四步
在这一步，将会学到IPI设计的实现与bitstream的生成，冲冲冲
在Flow Navigator的界面下，点击Project Manager，使其返回到工程管理的界面
Sources的菜单下，对Design Sources下的设计即design_1右击，并单击Generate Output Products
在Generate Output Products的对话框下，点击Generate开始启动以生成必要源文件的过程
等待生成完成后，再一次右击design_1，选择Create HDL Wrapper
保持默认的Let Vivado manage wrapper and auto-update，然后点击OK退出窗口
这时候的Design Sources的源文件已经变成了design_1_wrapper.v，这时的文件已经可以被用于综合，实现以及生成FPGA下载所需的比特流数据。
在Flow Navigator菜单下，点击Generate Bitstream，用以启动其余部分
在弹出的界面点击Yes，继续运行
出现Launch Runs的对话框，按OK开始运行
等待编译完成后，在出现的对话框中，选择Open Implemented
Design并且点击OK
观察此时已实现的设计，设计最后一步也到此结束，可以关闭Vivado了。
设计的文件只上传了基本的SLX模型文件以及MATLAB的代码，Vivado的工程未上传，可以根据自己需要，按步骤进行设计。
链接
提取码：rcf3
这篇关于System Generator系列之使用AXI接口和IPI的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
