从0开始搭建基于UVM的验证平台 ----- phase 1.0

本文主要是介绍从0开始搭建基于UVM的验证平台 ----- phase 1.0，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

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在0.0中，我们拥有了一个可以执行的program，并且创建了最简单的test case 作为验证环境指定运行的case，那对于一个可以使用的验证系统来说，我们还需要什么呢。首先是DUT，这是我们需要测试的东西。其次是，DUT如果进行测试的话是需要产生激励的激励源的，那激励源怎么产生呢？在整个phase1中，我们会去讲解和构建激励源的产生。对应的就是uvm_seq和uvm_seq_item。

DUT

这里我们先暂时自己编写一个简单功能的DUT，这里我写了一个简单的握手传输信号，带有bit写选功能的模块。这里如果不考虑功能，可以直接dummy掉整个DUT，直接将output和input相连接即可。当然也可以根据自己的想法写自己的DUT进行练习。

这里稍微插一句，就是自己对设计和验证的现阶段的理解吧，我有的时候总觉得一个验证要很好的了解DUT了解设计，同时需要具备创造力，这个创造力的想法大概是由于以前设计的经历让我一直老是对创造力念念不忘，甚至现在毕业了已经工作半年多了，还在想往设计去转。但是随着我和一些有经验的验证人员交流，我发现他们重视的都是验证的本身，你作为一个验证，你要明确如何去验证，怎么验证才能确保dut没有问题。其实最早我听到这些的时候是不理解的，我不知道一个没有创造的工作有什么意思，但是后来慢慢的我发现，创造力不是全部，思考才是全部，思考包括创造力，思考去验证什么，怎么去实现验证，到底验证完备了没有这些都是创造的过程，这大概也是验证和设计并行但重叠的原因吧。

1. Test enviroment overview

下面会粗略讲解验证环境的组成，以及phase1中我们的目标是什么

1.1 enviroment

上图是一个简单但是相对完整的验证环境，也是我想自己一步步搭建出来的，从上面我们可以看到，整个验证环境被分割成了两部分，而这两部分分别是env包括的component组件，以及object组成的seq相关组件。
首先在env中所有的组件都是componnt类型，保证了其的继承关系和层次结构，因为我们在创建uvm_component时会指定其parent，其次通过phase自动运行机制保证了整个env环境的流程化和规范化，最终由于封装的特性可以有利于我们向上集成我们的测试环境。
整个env环境在这里承担了发送激励且监测和比对测试结果的功能，其中两个agent分别封装对应的driver，sequencer，monitor来实现发送激励给dut已经监测数据的功能，而reference model则是比对模型，通过sv或者c++实现的模型来模拟DUT进行输出，此输出作为golden结果来和dut进行比较，而scb就类似于checker进行rm结果和dut结果比对的地方。这就是一个相对完整的环境组成模块，以后在我们去实现的时候会进行详细的介绍，这里只做简单的描述。
phase1的重点是产生激励的模块，也就是红色虚线标注的sequencer和item。

1.2 segmentation

这里我们选择seq来首先进行实现，至于为什么选择seq，也跟我刚开始的工作有关，刚进入公司，我被分到去熟悉相应的环境然后编写对应的测试用例，不难发现学会编写测试用例，应该就是一项基础的能力，但也是很重要的，因为很多时候验证点对应的就是你的测试用例的实现，而cover验证点又是确保验证完备性的必要。

那sequence的作用是什么呢，为什么会有sequence呢，这里我给出我现在认知到的
（1）分割测试环境和测试激励，同时分割工作管理和项目管理。
（2）TC中集成和指定seq以及sqr，使得验证环境更加灵活，复用性增强。

2. item/trans

uvm_sequence_item就是我们常说的transaction，需要我们根据DUT的输入输出需求将对应的变量封装在里面，这里我们根据之前的DUT将相关变量放入base_trans中。
base_trans，这里继承于uvm_sequence_item，首先定义了相关的变量，也就是封装在sequence中变量，之后注册uvm_object, 这里注册transaction也要注册里面的变量，之后可以使用uvm_object的封装功能

然后我们在trans中进行对应的约束，这里按照顺序这么几种约束，对data的位域约束，address 的范围约束， strb变量的分布式dist， 以及-> 双向约束。约束时要切记，约束是同时生效的，也就是对同一个变量的约束会同时进行判断。

3. seqeunce

sequence故名思及就是序列，这里我对他的理解就是一个发送item的序列，而item也就是整个验证环境的最小的颗粒。
就是因为是序列，所以可以在里面进行层级的组合和拆分，已经对应的嵌套和路由，这也是sequence自由灵活的原因。

3.1 sequence construction

下面是一个简单的seq结构，object注册，然后创建，之后是seq的主体，两个钩子函数pre/post body(); 以及body();

我在理解seq的时候是按照从上到下的层级理解的test case通过start(); 来指定seq如何挂载到sqr上面

uvm_sequencer :: start ( uvm_sequencer_base sequence,
uvm_sequencer_base parent_sequence = null,
int this_priority = -1, //follow root sequence, default value is 100
bit call_pre_post = 1) //do pre.post body or not

第一个参数指定当前的seq在那个sqr上挂载，
第二个参数指定挂载到的sqr是否有父类的存在，有的话会集成父类的各项特点
第三个参数是优先级，会follow父类。
第四个参数是是否执行pre/post body();

具体层级 test case --> seq --> item
具体方法 start --> uvm_do --> start/finish_item

这里解释一下seq具体的实现方式（可以结合白书P175理解）
（1）在test case中的start中指定了seq是挂载到那个sqr上面，这个时候seq就通过m_sequencer指向了sqr；
（2）start(); 启动后，会自动执行seq中的body();
（3）seq创建item， 执行body()中的uvm_do* marcons.
（4）执行start item(); 调用sqr的wait for grant 等待授权，授权后进行pre_do();操作，之后执行finsh_item(); 进行mid_do()以后向driver发送request，等待driver执行完毕，返回会rsp从而完成wait_for_item_done，最后执行post_do();

3.2 sequence heirarchy

一个sequence是可以包含层次的，这里我理解的层次就是一个seq可以根据需求例化很多的seq，这些seq就是被集成到了这个top_seq中，同时集成的seq里面也可以在进行例化更底层的seq（比如一个顶层sst的seq要启动对应集成bt的seq），来进行层层嵌，以满足测试用例需求。

这里我做了一个hier_seq，在其中嵌套了base_seq 和lock_seq，grab_seq。在整个body中这四个seq会根据优先级来进行运行。这里设定，sequencer的仲裁策略，优先级加FIFO。同时为了以后测试grab和lock的区别。

lock_seq, 会在拿到sqr的许可后进行lock，结束以后unlock

grab_seq, 会在拿到sqr的许可后进行grab，结束以后ungrab

grab和lock的区别，grab是无视优先级进行操作，而lock是根据优先级的。

Brief summary

现在这个平台已经完成了seq，item，dut和tc了，但是平台是否能跑了，其实已经可以了，vcs会自动按顺序执行tc中的phase来进行打印输出，但是seq相关的内容并没有结束，等到下一章结束seq以后，我们也就可以看到我们的seq是如何输出的。

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