本文主要是介绍「Verilog学习笔记」简易秒表，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
专栏前言
本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网
`timescale 1ns/1nsmodule count_module(input clk,input rst_n,output reg [5:0]second,output reg [5:0]minute);always @ (posedge clk or negedge rst_n) begin if (~rst_n) second <= 0 ; else if (minute >= 60) second <= 0 ;else second <= (second == 60) ? 1 : second + 1 ; endalways @ (posedge clk or negedge rst_n) begin if (~rst_n) minute <= 0 ; else begin if (minute >= 60) minute <= 0 ; else if (second == 60) minute <= minute + 1 ; else minute <= minute ; endendendmodule这篇关于「Verilog学习笔记」简易秒表的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
