本文主要是介绍V0 第 6 节自定义类型，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
1.自定义类型
- 通过用户自定义类型，以往Verilog的代码将可以通过更少的代码来表示更多的功能
- 用户自定义类型使得代码的可读性更好
- 通过typedef来创建用户自定义类型
- 通过enum来创建枚举类型
- 通过struct来创建结构体类型
- Verilog语言无法提供方便的特性来使得用户扩展变量和线网类型
- SV则提供了特性使得用户可以构建更高抽象层的数据类型
- 定义了新的数据类型，就可以利用该类型声明变量
1.1 typedef创建用户自定义类型
例:
typedef unsigned int uint;
uint a,b;//声明2个无符号数变量
- 为了使代码更容易读和维护，通常我们习惯添加 _t 的后缀用来表示它是一个自定义类型type
1.2 enum创建枚举类型
- 枚举类型enum可以描述变量的合法值范围，其每一个值都需要提供一个用户自定义的名字
例：
enum
{red,green,blue
} RGB;
- Verilog语言不支持枚举类型，使用宏来定义各个合法值的宏名称
- 默认的枚举类型是int,即32位的二值逻辑数据类型
- 为了更准确地描述变量，SV允许指明其数据类型
例:
enum bit {TRUE, FALSE} Boolean;
enum logic [1:0] {WAITE, LOAD, READY} state;- 如果枚举类型变量被赋值，那么所赋的值应在其数值范围
- Verilog或者SV可以在不同的数据类型之间通过隐性转换 ,进行直接赋值，因此Verilog/SV 的数据类型转换是宽松的
1.3 结构体类型
- 设计或者验证的数据经常会有逻辑相关的数据信号组，例如一个总线协议的所有控制信号，或者在一个状态控制器中用到的所有的信号，Verilog语言没有方便的特性可以将相关的信号收集整理到一个信号组中
- SV添加了同C一样的结构体struct,而结构体的成员可以是任何变量类型，包括自定义类型或者其它常量类型
struct
{int a;int b; // 32位变量opcode_t opcode;//用户自定义类型logic [23:0] address;//24位变量bit error;//1位变量
}Instruction_Word;
- 结构体是变量的合集，因此结构体类型的变量也可以用来索引到其内部的变量，索引方式同C语言一致：
<structure_name>.<variable_name>
Instruction_Word.address = 32'hF000001E;
- 结构体类型默认也是变量类型，用户也可以显式声明其为var或者wire类型
- 结构体变量可以通过索引其各个成员做依次的成员赋值
- 也可以通过分号’ 和花括号{}来实现整体赋初值
IW = '{100, 3, 8'hFF, 0};
IW = '{address:0, opcode:8'hFF, a:100,b:5};
这篇关于V0 第 6 节自定义类型的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
