异步时钟亚稳态 的解决方案——多bit信号

FPGA 设计之 跨时钟域（三 - 多比特小结）
FPGA 设计之 跨时钟域（四 - 格雷码）
FPGA 设计之 跨时钟域（六 - 握手）
同步valid&ready握手 与 异步valid&ack握手
《Clock Domain Crossing》 翻译与理解（5）多信号跨时钟域传输
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1. 时钟偏斜 导致的采样中间值问题

● 时钟偏斜：时钟沿信号到达各触发器CK端的时间不同

这会导致多bit信号的每个触发器值变化不是同时的，有的变得快有的变得慢，如果每个bit都没变完，就被异步时钟采样了，就会出现中间值。

单bit信号电平也好，脉冲也好跨时钟域，采样到了就算有点延迟也没关系。
但是多bit信号要求整个变化过程都是恒定的，中间出现了第三个值就可能对功能产生影响。

看图

红线处adata由000变为111，因为时钟偏斜，该信号每个bit真正开始拉高的时刻不一样。如果异步时钟bclk在不同的时刻采样会对应不同时刻的值，3条绿线分别对应采样到001、101、111。

尽管最终也会采到正确的值，但是中间值的出现会在bclk内存在一拍，思考如何消除这个。

2. Gray码

格雷码，yyds

回到问题，中间值的出现是因为采样的时候各bit变化情况不一，那我让每个时钟沿处 电平变化的触发器个数只有一个不就完事了。

反正二进制计数器是不可能只变1bit，Gray码可以，如下表

由此可见，Gray码的邻位只有1bit翻转，并且数值2^N与0也只有1bit翻转

实际上不一定非得按照Grey码的值来，基于此。

相邻信号只有1bit翻转，且满足"3个沿"条件 可直接 电平同步实现多bit信号的跨时钟域传输。

其实就是将多bit信号跨时钟域问题转化为单bit信号的跨时钟域问题

然后给出一个Gray码与二进制码的转换方式

assign gray = (binary >> 1) ^ binary;				//binary code to gray codeinteger i;
for(i=0;i<DATA_WIDTH;i=i+1)							//gray code to binary codebinary[i] = ^(gray >> i);

循环单bit翻转 编码方式

就是这个多bit信号的变化顺序是从最小值到最大值，然后又转回最小值或者反过来。在这种循环的变化方式下，该如何编码保证相邻状态间只有1bit翻转呢？

例如0,1,2,3,4,5,6,7,0,1,2,…这种。
但如果有中间值突然蹦到其他值，例如0,1,2,3,4,5,0,1,2,3,4,5,6,7,0,…就需要具体问题具体分析了

● 循环变化，值域个数为2^N时，使用 Gray码

Gray自己就是2^N的值可实现循环变化时的单bit翻转

● 循环变化，值域个数为偶数但不满足2^N时，使用 带扩展位的Gray码

例如6、10、12这种不满足2^N，就可以在Gray码的基础上加一位扩展位。

例如可取的值有6个，分成两半，一半是扩展位为0的递增Gray码，另一半是扩展位为1的递减Gray码

变化过程如下：

0_000 (0)  ←  1_000	(5)				//3个数是扩展位为0的递增Gray码，另外3个数是扩展位为1的递减Gray码↓		    	↑
0_001 (1)	  1_001 (4)↓		    	↑
0_011 (2)  →  1_011 (3)

再如 10

0_000  (0)  ←  1_000  (9)↓		    	 ↑
0_001  (1)	   1_001  (8)↓		    	 ↑
0_011  (2)	   1_011  (7)↓		    	 ↑
0_010  (3)	   1_010  (6)↓		    	 ↑
0_110  (4)  →  1_110  (5)

● 循环变化，值域个数为奇数，可 ×2转化为偶数情形

奇数个数循环的话，可 每2次奇数个数的循环看作是1次偶数个数的循环，例如

个数为5时，则每2个5转化为1个10就变成偶数情形，使用带扩展位的Gray码

第一轮和第二轮的变换过程如下，解码也不难

0_000  (第一轮0)  ←     1_000  (第二轮4)↓		    	 		 ↑
0_001  (第一轮1)	       1_001  (第二轮3)↓		    	 		 ↑
0_011  (第一轮2)	  	   1_011  (第二轮2)↓		    	 		 ↑
0_010  (第一轮3)	       1_010  (第二轮1)↓		    	 		 ↑
0_110  (第一轮4)  →    1_110  (第二轮0)

异步FIFO的读写指针就是借助的这种形式。

3. 同步使能 valid

Gray码是简单易行，这里还有另一个思路。

你这个时钟偏斜让每个bit变化时刻不统一嘛，那我等你多bit数据稳定了再采样不就完事了。

那怎么才能确定你这个多bit信号稳定了呢？

一般啊，多bit信号传输 总会配一个1bit有效标志valid，它会与多bit信号时钟对齐，并且传输时为高。

如果时间够用的话，对valid直接打三拍判个沿就可以采样了，打拍也算延迟了。

如下图所示

avalid拉低表示传输结束，adata没变是用于省电，常见手法

上代码

module data_sync#(DATA_WIDTH = 4)(input					rstn,input 					aclk,input [DATA_WIDTH-1:0]  adata,input 					avalid,input 					bclk,output [DATA_WIDTH-1:0] bdata,output					bvalid);reg bvalid_d1;
reg bvalid_d2;
reg bvalid_d3;
wire bvalid_pl;
reg [DATA_WIDTH-1:0] bdata_r;
reg bvalid_r;always@(posedge clk) beginif(!rstn) beginbvalid_d1 <= 1'b0;bvalid_d2 <= 1'b0;bvalid_d3 <= 1'b0;endelse beginbvalid_d1 <= avalid;bvalid_d2 <= bvalid_d1;bvalid_d3 <= bvalid_d2;end
endassign bvalid_pl = bvalid_d2 && (!bvalid_d3);			//界定bvalid的拉高和拉低always@(posedge clk) beginif(!rstn) bdata_r <= 0;else if(bvalid_pl)bdata_r <= adata;
endalways@(posedge clk) beginif(!rstn) bvalid_r <= 0;else if(bvalid_pl)bvalid_r <= 1'b1;
endassign bdata = bdata_r;
assign bvalid = bvalid_r;endmodule

为什么要做个脉冲，而不是直接在bvalid_d2为高时采样、为低时停止采样呢？
从图中可以看出，bvalid_d2的下降沿时刻对应的avalid已经为低了，即adata可能已经发生了变化。
所以bdata不能持续地驱动，即bdata <= adata;，而只能在脉冲时刻驱动一次

注意bvalid和bdata可根据实际情况调整有效时间，因为多bit信号已经捕获，因此需要持续多长时间需根据具体设计决定

从图中可以看出，bclk采样adata是基于bvalid_pl脉冲，所如果bvalid_pl为高时adata是否有可能变化为新值了？

avalid 最小持续时间 和 最小时间间隔

● 最小持续时间：其实很好计算，从bclk采样到avalid开始，经过了$3T_{bclk}$才将adata采样，结合之前讲到的脉冲稳定采样的"3个沿"标准，所以 avalid的最小持续时间为$1.5T_{bclk}+3T_{bclk}$

● 最小时间间隔：与脉冲跨时钟域问题类似，如果两次脉冲的间隔过小，会让接受时钟域认为是一次脉冲。

同理，对于多bit传输来说，每次传输bvalid拉高，那么两次bvalid为高之间的间隔也不能过小，会让bclk认为是同一次传输，只会产生一个上升沿脉冲，所以也只更新一次数据。

那么bvalid为低的最小间隔是多少呢？其实就是bclk的三个沿，也就是说只要能让bclk采样到avalid为低，就可以产生两次采样脉冲，进而采样两次了。

上图就表明了avalid的持续时间和间隔时间的极限情况。

可见同步使能的方法对使能持续时间和间隔时间都有限制，只要某一个限制不满足就会丢失adata，这也说明aclk的adata变化较为频繁，可采用异步FIFO解决。

实际上可采用握手的方法为avalid和adata展宽，然后使用同步使能的方法，但是握手非常耗费时间，不如直接上FIFO。

3. 异步FIFO

这个异步FIFO就行啊，一端写、一端读，读写时钟不一样。

但是异步FIFO实际上并未解决数据信号跨时钟域问题，而是把问题转化成多bit读写指针的跨时钟域问题了。

所以对于读写指针而言，需要电平同步 + Grey码的方式进行处理，同时读写逻辑也并不关注读写指针的变化过程，因此快采慢的多采样问题和慢采快的漏数问题都不会产生影响。

因此，full和empty标志并不能实时反应当前时刻FIFO的真实状态，但这种错误并不会造成满写和空读的问题。

详情见异步FIFO设计