C6678之HyperLink

1、简介

HyperLink提供高速，低延迟和低引脚数通信接口，可扩展两个KeyStone设备之间基于CBA 3.x的内部事务。 它可以模拟所有当前使用的外围接口机制。 HyperLink包括数据信号和边带控制信号。 数据信号是基于SerDes的，边带控制信号是基于LVCMOS的。 当前版本的HyperLink提供两个设备之间的点对点连接。
TMS320C6678包含用于配套芯片/芯片接口的HyperLink总线。 这是一个四通道SerDes接口，设计为每通道高达12.5 Gbaud。 支持的数据速率包括1.25 Gbaud，3.125 Gbaud，6.25 Gbaud，10 Gbaud和12.5 Gbaud。 该接口用于连接外部加速器。 HyperLink链路必须与DC耦合连接。 该接口包括用于在设备之间发送电源管理和流消息的串行站管理接口。 它由四个LVCMOS输入和四个LVCMOS输出组成，配置为两个2线输出总线和两个2线输入总线。 每个2线总线包括数据信号和时钟信号。

2、接口特性

①引脚数低（少至26个引脚）

• 用于数据传输的SerDes
• 专用于控制的LVCMOS边带信号
  ②没有三态信号
• 所有信号均由专用设备驱动
• 使用源同步时钟驱动所有LVCMOS边带信号
  ③每通道高达12.5 Gbaud速率，Tx和Rx高达1或4通道
• 支持SerDes全速，半速率，四分之一和八分之一速率
  ④点对点连接
• 请求数据包和响应数据包通过相同的物理引脚进行复用
• 支持主机/外围设备和点对点通信模型
  ⑤专用的LVCMOS引脚，用于流量控制和电源管理
• 支持每个方向，每个通道的流量控制
• 支持每通道，每个方向的电源管理
  ⑥自动调整通道宽度以节省电力
  用于诊断的内部SerDes环回模式
  无需外部上拉或下拉电阻
  64个硬件和软件中断输入
  ⑦八个中断指针地址
  不支持写响应数据包
  TX和RX SerDes都必须以相同的速度运行
  扩展控制字，用于此版本中未使用的命令
  访问远程寄存器所支持的最大突发大小为64字节。

3、点对点连接

4、接口说明

4.1时钟需求

156.25 Mhz、250 MHz、312 MHz均可以。

4.2管脚说明

4.3配置

HyperLink SerDes的工作速率取决于HyperLink SerDes PLL的配置和接收器和发送器的速率比例因子（RATESCALE）。
HyperLink SerDes PLL的主要用途是从低频参考时钟（REFCLK）生成高频输出时钟。 PLL输出频率取决于HYPERLINK_SERDES_CFGPLL芯片级寄存器中的MPY字段，并通过以下公式计算：

MPY可以编程为多个值; 但是，PLL_OUTPUT值必须在1.5625 GHz至3.125 GHz范围内。由于PLL使用低频REFCLK输入来产生高频输出时钟，因此REFCLK中的任何抖动都可以在PLL_OUT中放大。 如果抖动太大，可能会影响发射器和接收器正常工作的能力。 为了帮助最小化抖动的影响，提供了LOOP_BANDWIDTH设置。 LOOP_BANDWIDTH字段有四个设置; 必须选择提供8-30 MHz范围内PLL带宽的设置。 PLL带宽由以下等式定义：

下图显示了对应于PLL_OUTPUT频率和LOOP_BANDWIDTH的不同组合的BWSCALE值。 中带宽通常可提供最佳结果，因此首先使用中等带宽BWSCALE为PLL_OUTPUT频率计算PLL_BANDWIDTH。 如果中带宽配置的PLL_BANDWIDTH在8-30 MHz范围内，则使用中带宽设置。 如果中等带宽设置提供超出8-30 MHz范围的PLL_BANDWIDTH，则使用其他LOOP_BANDWIDTH设置重复PLL_BANDWIDTH计算，以找到产生8-30 MHz范围内结果的设置。

RATE字段允许选择4种不同的速率，这可以增加或降低HyperLink的运行速率。 发送器和接收器之间的发送和接收速率必须一致（例如，它们必须以相同的速率运行）。 速率比例因子的影响如下图所示：

使用以下公式，可以使用REFCLK，MPY因子和RATESCALE计算HyperLink SerDes的运行速率或LINERATE

下图显示了REFCLK，MPY和RATE值的不同组合的几个示例操作速率。