本文主要是介绍避免亚稳态的方法，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
如前所述，每当违背建立，保持时间时，亚稳态就会出现。在以下条件中，信号可能违背时序要求。
*输入信号是异步信号
*时钟偏移/摆动（上升/下降时间）高于容限值
*信号在两个不同频率或者相同频率但是相位和偏移不同的时钟域下跨时钟域工作。
*组合延迟使触发器的数据输入在亚稳态窗口内发生变化
亚稳态引起过多的传输延迟和系统故障，所有的触发器和寄存器都存在亚稳态。虽然亚稳态不能根除，但是可以减小亚稳态发生的概率。
在最简单的情况下，设计人员可以通过确保时钟周期足够长来避免亚稳态，这个时钟周期要大于准稳态的解析时间，也要大于通往下一级触发器的路径上的任何逻辑延迟。虽然这种方法简单，但是大多数现代设计的性能要求下并不实用。另一种避免亚稳态的方法是使用同步器。
避免亚稳态最常见的方法是在跨时钟域的信号上加上一个或多个同步触发器。这种方法用一个完整的时钟周期来解决第一级同步触发器的亚稳态问题（不包括第二级触发器的建立时间）。但是这种方式增加了观察同步逻辑输入的延迟。
多级同步器的一个局限就是系统需要花费较长的时间去响应异步输入，解决这个问题的办法就是使用倍频时钟作为两个同步触发器的时钟输入。
两种方法都不能保证同步器阻止亚稳态传播下去，它们仅仅减少了亚稳态发生的概率。
每当触发器采样一个异步输入时，触发器输出都可能会产生一个不可预测的延迟，虽然这个概率很低。这不仅会在输入违反建立、保持时间要求时发生，而且在触发器接收新的输入这一小段时序窗口内也会发生。在这些情况下，触发器都会进入亚稳态。
下图所描述的测试电路可以用来确定触发器的亚稳态特征。图给出了有一个异步输入“async_in”的触发器“FFA”，再由时钟“clk”的上升沿触发。图中所示的触发器“FFB”和”FFC”都在时钟下降沿触发，这样做是为了捕捉FFA的亚稳态事件。
当两个互补的信号分别传递到“FFB”和“FFC”的输入时，无论“FFA”什么时候出现亚稳态事件，异或非（XNOR）门的输出都会变为高电平。在触发器“FFD”输出端捕获到高电平就表明已经检测到亚稳态事件。
时序如下所示
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