压摆率和上下拉电阻

2024-08-22 02:08
文章标签 电阻 压摆率

本文主要是介绍压摆率和上下拉电阻,希望对大家解决编程问题提供一定的参考价值,需要的开发者们随着小编来一起学习吧!

压摆率大了,瞬态特性好

 压摆率大,运放性能当然好些。但是功耗也会变大。就看你们是不是特别关心功耗了

输入阻抗极高, 如果没有上/下拉电阻, 悬空稍微有点感应电荷就会导致电平变化.

在我理解,上拉电阻和下拉电阻有两个作用
一是为某个信号端口提供一个默认电平。
二是提供电流回路,如:上拉电阻提供电流输入,即单片机某端口只能提供1mA电流,但后续电路需要10mA的电流,那么就在这里接一个上拉电阻电路来提供多余电流。    同理下拉电阻是分流作用。
所谓上,就是指高电平;所谓下,是指低电平。上拉,就是通过一个电阻将信号接电源,一般用于时钟信
号数据信号等。下拉,就是通过一个电阻将信号接地,一般用于保护信号。
    这是根据电路需要设计的,主要目的是为了防止干扰,增加电路的稳定性。

    假如没有上拉,时钟和数据信号容易出错,毕竟,CPU的功率有限,带很多BUS线的时候,提供高电平
信号有些吃力。而一旦这些信号被负载或者干扰拉下到某个电压下,CPU无**确地接收信息和发出指令,只能不断地复位重启。
    假如没有下拉,保护电路极易受到外界干扰,使CPU误以为被保护对象出问题而采取保护动作,导致误保护。

    上拉下拉,要根据电路要求来设置。





                                            为什么要使用上/下拉电阻
一个没有端接的输入口可能振荡或在一个中间电平上浮动,导致所有场效应管设备都将在一个微导通的状态,导致了管子的损耗,增加了噪声,并要消耗额外的电源电流。
  1.使用上拉或下拉电阻,将每个未使用的引脚拉到VSS或VDD,这是推荐的使用方法
  2.捆绑在一起,并用单个电阻上拉/下拉到VDD或地,节省元件数量和成本,但是这减少了减少的灵活性。


 FPGA未使用引脚的配置
  在使用FPGA过程中,未使用引脚的配置是很重要的。一般未用管脚设置成三态输入或弱上拉输入。
  以Altera FPGA为例,一般是将没使用的管脚设置为三态输入比较安全。利用Quartus II 将未使用管脚设置为三态输入
  选择Assignments→Settings→Devices and Pin Options,打开一个选项卡,选项卡中选择Unused Pins就可以对未定义的管脚配置了As input tri-stated.




                                        为什么优先选择上拉电阻


上拉电阻是单片器系统稳定性能提升的主要助力,在管脚接上拉电阻后,不仅能够提供一个高电平干扰的泄流通道,还可以避免电池供电设备的电流消耗。由于上拉、下拉电阻的工作性质非常接近,因此国内很多工程师都选择了上拉、下拉电阻任选其一连接的方案。专家认为,在管脚接上拉电阻是不可缺少的,在上拉、下拉的选择方面,上拉电阻更胜一筹。


众所周知,上拉电阻就是将不确定的信号通过一个电阻钳位在高电平,输入电流,电阻同时起到限流的作用。阻值的强弱只是上拉电阻的组织不同,实际上并没有什么严格区分。对于非集电极开路输出型电路或漏极开路输出型电路来说,上拉在这种类型的电路中对提升电流和电压的能力是有限的,它的主要功能还是为集电极开路输出型电路输出电流通道。
专家认为,在管脚接上拉、下拉的设计方面有两个原因直接决定了上拉电阻的接入:

一是在正常工作或单一故障状态下,管脚都是不应该出现不定状态的,如接头脱落后导致的管脚悬空情况。

二是从机体的功耗角度出发,长时间处于管脚等待状态下,管脚端口的电阻上不能消耗太多电流,这一点对电池供电设备的使用寿命和安全性来说尤为重要。从抗扰的角度来说,信号端口也应当优先选择上拉电阻。接入上拉电阻时,在待机状态下源端输入常为高阻态。此时如果没有上拉电阻的接入,那么输入导线将会呈现天线效应,一旦管脚受到了辐射干扰,管脚输入状态就非常容易被感应发生变化。

除此之外,管脚接入上拉电阻后,最重要的一点就是能够提供一个泄流通道,防止高电平干扰。如果此时出现了强辐射干扰,强度甚至超过了Vcc的电平,那么导线上的高电平干扰会通过上拉电阻提供的泄流通道泻放到Vcc上去。因此,无论是怎样的辐射干扰,都不会产生误触发的情况,对系统的安全性能提供了极大的保障。

结语
上拉电阻和下拉电阻尽管有很多方面相似,但如何选取电阻还需要工程师因地制宜进行判断。尤其是在管脚接入或P0口接入等方面,相比较下拉来说,上拉电阻的作用要更加突出一些。 


                                                    上拉电阻的作用
2016-01-25 
上下拉电阻:
1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),    这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
2、OC门电路必须加上拉电阻,以提高输出的高电平值。
3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,    提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

                                                                        电阻的具体取值怎么计算的?
上拉电阻是不是应该是接Vcc再接电阻,然后接到管脚上的?
一般上下拉的电阻取值都有个特定的范围,不能太大,也不能太小.都在几K到几十K之间吧,具体的还要看电路要求. 
至于接法,上拉电阻简单来说就是把电平拉高,通常用4.7-10K的电阻接到Vcc电源,下拉电阻则是把电平拉低,电阻接到GND地线上。所以是接电源或者接地,再接到需要拉高或者拉地电平的节点上的.

一般说来,不光是重要的信号线,只要信号在一段时间内可能出于无驱动状态,就需要处理。
比如说,一个CMOS门的输入端阻抗很高,没有处理,在悬空状况下很容易捡拾到干扰,如果能量足够甚至会导致击穿或者闩锁,导致器件失效。祈祷输入的保护二极管安全工作吧。如果电平一直处于中间态,那输出就可能是不确定的情况,也可能是上下MOS都导通,对器件寿命造成影响。
总线上当所有的器件都处于高阻态时也容易有干扰出现。因为这时读写控制线处于无效状态,所以不一定会引起问题。你如果觉得自己能够接受的话也就将就了。但是这时你就要注意到,控制线不能悬空,不然……
TTL电路的输入端是一个发射极开路引出的结构,拉高或者不接都是高电平,但是强烈建议不要悬空不接。

上拉还是下拉?要看需要。一方面器件可能又要求,另一方面,比如总线上两个器件,使能控制都是高有效,那么最好下拉,否则当控制信号没有建立的时候就会出现两个冲突,可能烧片。如果计算机总线上面挂了一个D/A,上电复位信号要对它清零或者预置,那么总线可以上下拉到你需要的数字。
至于上下拉电阻的大小,这个情况就比较多了。CMOS输入的阻抗很高,上下拉电阻阻值可以大一些,一般低功耗电路的阻值取得都比较大,但是抗干扰能力相应比较弱一些。
很多场合下拉电阻取值比上拉电阻要小,这个是历史遗留问题。如上面所说,TTL电路上拉时输入3集管基射反偏,没有什么电流,但是下拉时要能够使得输入晶体管工作,这个在TTL的手册中可以查到。
也是为了这个历史遗留问题,有些CMOS器件内部采用了上拉,这时它会告诉你可以不处理这些管脚,但是这时你就要注意了,因为下拉再用10K可能不好使,因为也许内置的20K电阻和外置的10K把电平固定在了1V左右。
有时候你会看到150欧姆或者50欧姆左右的上下拉电阻,尤其是在高速电路中会看到。
150欧姆电阻下拉一般在PECL逻辑中出现。PECL逻辑输出级是设计开路的电压跟随器,需要你用电阻来建立电压。
50欧姆的电阻在TTL电路中用的不多,因为静态功耗实在是比较大。在CML电路和PECL电路中兼起到了端接和偏置的作用。
CML电路输出级是一对集电极开路的三极管,需要一个上拉电阻来建立电平。这个电阻可以放在发送端,那么接受端还需要端接处理,也可以放到接受端,这时候端接电阻和偏置电阻就是一个。PECL电路结构上就好像CML后面跟了一个射极跟随器。
OC门也使用上拉电阻,这个和CML有一点相像,但是还不太一样。CML和PECL电路中三极管工作在线形区,而普通门电路和OC/OD门工作在饱和区。OC/OD门电路常用作电平转换或者驱动,但是其工作速度不会太快。为什么?在OC/OD门中,上拉电阻不能太小,否则功耗会很大。而一般门的负载呈现出一个电容,负载越多,电容越大。当由高到低跳变时,电容的放电通过输出端下拉的MOS或者Bipolar管驱动,速度一般还是比较快的,但是由低到高跳变的时候,就需要通过上拉电阻来完成,R大了几十甚至上百倍,假设C不变,时间常数相应增加同样的倍数。这个在示波器上也可以明显的看出:上升时间比下降时间慢了很多。其实一般门电路上拉比下拉的驱动能力都会差一些,这个现象都存在,只不过不太明显罢了?

在总线的上下拉电阻设计中,就要考虑同样的问题了:总线上往往负载很重,如果你要电阻来提供一些值,你就必须保证电容能通过电阻在一定时间内放电到可接受的范围。如果电阻太大,那么就可能出错。

PLD可编程上下拉,还有总线保持也相当于上下拉,可以省去外接电阻。但是有一些麻烦。

一般输入端才需要上下拉,假设器件10K是一个可行的值,那么10个元件并联会等效有多大的输入上拉电阻?1K。

也就是说,如果你想给信号线预置一个低电平,可能需要200欧姆的外置下拉电阻。这种情况下,如果还有一个3门驱动这个信号,高电平的时候需要扇出15mA左右的静态电流,有点太大了。这就是附加的负载效应。

如果两个器件一个上拉一个下拉,当一个3态门驱动,输出3态时会怎么样?电平1.5V左右,两个门处于不高不低的状态,预置电平的目的没有达到,而且可能诱发震荡,对器件寿命造成影响。

内置上下拉电阻使得设计可靠的电路复杂性增加了,一个不留神就可能留下隐患,而且很难分析,使用中要非常非常小心。如果能够外接电阻,尽量还是少采用内置上下拉或者总线保持的门电路吧。

电阻的上拉与下拉
在网上看到一些对电阻的上拉和下拉不太明白的,输入端的上拉及下拉非常简单但也非常重要。
上拉:通过一个电阻对电源相连。下拉:通过一个电阻到地。
上下拉一般有两个用处:提高输出信号的驱动能力、确定输入信号的电平(防止干扰)。
用过8051的都知道CPU的I/O上通常接有排阻(上拉到5V),这里主要是为了提高输出驱动能力的。因为8051的CPU不是标准的I/O口,输出为低电平时可以吸收均20mA的电流,但输出为高的时候是通过内部一个很大的电阻上拉的,输出高电平时驱动能力很差,所以就通过外部上拉来提高电平输出驱动能力。
一般一个三极管的基极都有两个电阻,一个限流一个上拉或下拉,此处的上下拉主要为了确定输入信号的电平。其实目标是为了防止干扰,因为器件的输入接口一般内阻都很大,很容易受干扰。接一个上下拉电阻其实也就是降低了输入阻抗,提高了抗干扰能力。
一般元器件不用的输入口通要求接上拉或下拉电阻。注意,不用的输出接口就不要接东西了。

拉电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流,区别在于吸收电流是主动的,从芯片输入端流入的叫拉电流,灌入电流是被动的,从输出端流入的叫灌入电流。

上拉和下拉的区别是一个为拉电流,一个为灌电流 
一般来说灌电流比拉电流要大 
也就是灌电流驱动能力强一些

当逻辑门输出端是低电平时,灌入逻辑门的电流称为灌电流,灌电流越大,输出端的低电平就越高。由三极管输出特性曲线也可以看出,灌电流越大,饱和压降越大,低电平越大。逻辑门的低电平是有一定限制的,它有一个最大值UOLMAX。在逻辑门工作时,不允许超过这个数值,TTL逻辑门的规范规定UOLMAX ≤0.4~0.5V。

       当逻辑门输出端是高电平时,逻辑门输出端的电流是从逻辑门中流出,这个电流称为拉电流。拉电流越大,输出端的高电平就越低。这是因为输出级三极管是有内阻的,内阻上的电压降会使输出电压下降。拉电流越大,高电平越低。逻辑门的高电平是有一定限制的,它有一个最小值UOHMIN。在逻辑门工作时,不允许超过这个数值,TTL逻辑门的规范规定UOHMIN ≥2.4V。

       由于高电平输入电流很小,在微安级,一般可以不必考虑,低电平电流较大,在毫安级。所以,往往低电平的灌电流不超标就不会有问题,用扇出系数来说明逻辑门来同类门的能力。扇出系数No是低电平最大输出电流和低电平最大输入电流的比值

对于标准TTL门,NO≥10;对于低功耗肖特基系列的TTL门,NO≥20



百度知道——不知对不对?

1. 驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。



这篇关于压摆率和上下拉电阻的文章就介绍到这儿,希望我们推荐的文章对编程师们有所帮助!



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