专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 根据时序图，数据是在第二个数据到来之后输出，当仅有一个数据到来时，不产生输出，所以内部需要一个指示信号valid_cnt，用来指示数据缓存状态。当data_lock内已缓存第一个数据时，valid_cnt拉高，当第二个数据到来后valid_cnt拉低 `timescale 1ns