先说结论： 内容非常全面，讲解到位，会有专门的工程师一对一答疑，整个项目跑下来提升非常大，绝对物超所值！ 一些细节： 本人微电子专业研一在读，有过两次简单的数字芯片流片经历，出于学习和科研需要，报了景芯的12nm A72 UPF DVFS后端实战。 整个项目基于innovus实现，主要包括芯片partition、maia_cpu的PR和MAIA顶层的PR三个阶段。在每个阶段PR结束之后，对

innovus的ctslog中的Clock DAG信息可以报出来CTS主要运行步骤的关键信息，比如clustering，balancing做完后的clock tree的长度，clock tree上所用的buffer、inverter，icg cell数量，clock skew等信息。我们以景芯SoC A72 TOP项目的maia_cpu core为例： 从clustering到balan

景芯A72做完布局布线之后导出GDS，然后进行GDS merge，然后用Calibre对Layout添加Dummy。在28nm以及之前的工艺中，Dummy metal对Timing的影响不是很大，当然Star RC也提供了相应的解决方案，可以考虑Dummy metal来抽取RC。但是12nm、7nm、5nm等先进工艺必须考虑dummy对timing的影响。 为什么添加dummy? 版图meta