systemverilog中常用的数据类型 SV中引入了二值逻辑（取值0和1）的变量，这样可以减小仿真时的内存消耗。 类型数据类型四值逻辑integer logic reg net-type(如 wire 和 tri )二值逻辑bit byte shortint int longint无符号位logic bit reg net-type(如 wire 和 tri )有符号位byte(8bit）